99 Zum Hauptantrag

100 Die Druckschrift US 2006/0277355 A1 (NK 11) betrifft Speichervorrichtungen, insbesondere einen Controller und eine Architektur, die ein transparentes Bankumschalten von Speichervorrichtungen ermöglicht (vgl. Abs. [0001]).

101 Da elektronische Geräte immer ausgefeilter werden, steigt der Bedarf an mehr Speicher. Andererseits sind viele elektronische Anwendungen durch Industriestandards eingeschränkt, und physikalische Beschränkungen verhindern eine Erhöhung einer Busgröße (d. h. das Hinzufügen von mehr Kontaktstellen und/oder elektrischen Pfaden zu einem Speichermodul und/oder einer Systemspeichersteuerung ist oft unzulässig), weshalb die maximale Größe des adressierbaren Speichers auf einem Speichermodul begrenzt ist. Somit würde das Erhöhen der Speicherkapazität eines Speichermoduls eine größere Busgröße erfordern. Dies ist oft unerwünscht und unpraktisch für die Abwärtskompatibilität bestehender Geräte und etablierter Industriestandards (vgl. Abs. [0002] bis [0005]). Daher schlägt die Druckschrift NK 11 eine auf einem Speichermodul oder alternativ auf einer Systemhauptplatine montierte Steuereinheit und einen Speicherbankschalter vor, um selektiv Schreib- und Leseoperationen zu/von Speichervorrichtungen zu steuern, die kommunikativ mit dem Speicherbankschalter gekoppelt sind. Durch selektives Aktivieren oder Deaktivieren der Speichervorrichtungen in Echtzeit können separate Speichervorrichtungen mit kleinerer Kapazität eine einzelne Speichervorrichtung mit größerer Kapazität emulieren (vgl. Abs. [0010]). Die Speicherkapazität eines Speichermoduls wird durch Verwenden einer Vielzahl von Speichervorrichtungen mit geringerer Kapazität erweitert, die als einzelne Speichervorrichtung mit höherer Kapazität funktionieren. Dies wird erreicht, ohne dass dem Bus weitere Leitungen oder ein zusätzliches externes Signal hinzugefügt werden müssen. Darüber hinaus wird die Last des Busses nicht erhöht, da die Speicherbankschalter eine einzelne Last des Busses darstellen, nicht die Last der damit gekoppelten einzelnen Speichervorrichtungen. Eine Steuereinheit stellt eine Zustandsmaschine bereit, die die Befehle an mehrere Speichervorrichtungen in mehreren Bänken steuert, um eine einzelne Speicherbank zu lesen/schreiben, ohne dass die anderen Speicherbänke von dem Datenbus getrennt werden müssen (vgl. Abs. [0012]).

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102 Die Figur 5 der NK 11 veranschaulicht ein Speichermodul (vgl. Abs. [0047]). Das Speichermodul (500) umfasst ein Substrat (502), auf dem mehrere Speichervorrichtungen (504) montiert sind, sowie eine Randschnittstelle (506), die dazu dient, das Speichermodul (500) kommunikativ mit einem Speichersteckplatz oder einem Kommunikationsbus (z. B. Speicherbus usw.) zu koppeln. Eine Speichersteuerung (510) ist auf dem Substrat (502) montiert und dazu konfiguriert, Schreib- und Leseoperationen zu/von den Speichervorrichtungen (504) zu steuern. Die Speichersteuerung (510) ist kommunikativ mit der Randschnittstelle (506) gekoppelt und empfängt Adress-, Befehls- und Steuersignale von der Randschnittstelle (506). Die Speichersteuerung (510) ist auch kommunikativ mit einem oder mehreren Speicherbankschaltern (508) gekoppelt, um Datenlese- und/oder -schreiboperationen zu/von den einen oder mehreren Speichervorrichtungen (504) und (512) zu steuern. Der Speicherbankschalter (508) ist kommunikativ mit den Speichervorrichtungen (504) und (512) gekoppelt, um Daten zu und von einer oder mehreren der Speichervorrichtungen (504) und (512) zu leiten. Der Speicherbankschalter (508) ist auch kommunikativ mit der Randschnittstelle (506) gekoppelt, um Signale zwischen der Randschnittstelle (506) und den Speichervorrichtungen (504) und (512) weiterzuleiten (vgl. Abs. [0047]). Der Betrieb der Speichersteuerung (510) und des Speicherbankschalters (508) bewirkt, dass die Speichervorrichtungen (504) und (512) eine einzelne Speichervorrichtung mit der Gesamtkapazität der kombinierten Speichervorrichtungen (504) und (512) emulieren. Das heißt, das Betriebssystem adressiert eine einzelne logische Speicherbank, die von der Steuerung (510) auf die physikalischen Bänke der Speichergeräte (504) und (512) abgebildet wird (vgl. Abs. [0048]). Die Speicherbankschalter (508) können elektrisch mit zwei oder mehr Speichervorrichtungen (504) und (512) gekoppelt sein, wodurch die Kapazität eines Speichermoduls (500) erweitert wird (vgl. Abs. [0049]). In einer Implementierung, die in FIG. 5 gezeigt ist, können die Speichervorrichtungen (504) und (512) auf dem Speichermodul (500) als neun Speicherbankschalter oder -sätze (508) mit jeweils zwei Speicherbänken (504) und (512) angeordnet sein. Jede Speichervorrichtung hat 512 MBit DRAM. Als Ergebnis dieser Anordnung verwendet das Speichermodul 512-MBit-DRAM-Vorrichtungen, erscheint jedoch für den Systemprozessor als eine 1-GBit-DRAM-Vorrichtung (vgl. Abs. [0050]). Die ohmsche und/oder kapazitive Last auf dem Bus (110) wird nicht erhöht, weil das Speichermodul (106) eine einzige Last für den Bus (110) darstellt, nicht die Last der einzelnen damit gekoppelten Speichervorrichtungen (vgl. Abs. [0027] und Fig. 1). In Figur 2 ist das kapazitätserweiternde Speichersystem (200) kommunikativ mit einer DIMM-Schnittstelle (202) gekoppelt. Die DIMM-Schnittstelle (202) kann mit einem Speichersockel und einem Kommunikationsbus gekoppelt sein, über den Daten, Speicheradressen, Befehle und Steuerinformationen übertragen werden. In einer Ausführungsform empfangen die Speicherbankschalter (206) und (208) Dateninformationen von der DIMM-Schnittstelle (202) jeweils über die Datenbusse (230) und (232). Die Steuereinheit (204) ist über einen Steuerbus (210) kommunikativ mit den dualen Speicherbankschaltern (206) und (208) gekoppelt und zeigt den Speicherbankschaltern (206) und (208) an, wie Daten von der DIMM-Schnittstelle (202) empfangen und/oder gespeichert werden sollen (vgl. Abs. [0028], [0029] und Fig. 2). Zum Beispiel enthält der Speicherbankschalter 206 die Ports A und B, die mit den Datenbussen 234 und 236 gekoppelt sind, durch die er Dateninformationen zu und/oder von vier Speicherbänken (d. h. Bank 0, Bank 1, Bank 2 und Bank 3) sendet und empfängt. Die vier Speicherbänke (d. h. Bank 0, Bank 1, Bank 2 und Bank 3) 212, 214, 216 und 218 sind auch kommunikativ mit einem Adressbus 220 gekoppelt, über den sie Adress- und Befehlsinformationen von der Steuereinheit 204 empfangen. In einer Ausführungsform decodiert die Steuereinheit 204 eine über die DIMM-Schnittstelle 202 empfangene Speicheradresse, bestimmt, welcher Speicherbank die empfangene Adresse entspricht, und bewirkt, dass die Speicherbankschalter 206 und 208 die richtige Speicherbank aktivieren. Die Steuereinheit 204 kann eine empfangene Adresse auf mehrere Arten abbilden. Beispielsweise kann die Steuereinheit 204 einfach die niedrigeren Speicheradressen Port A und höhere Speicheradressen Port B zuordnen. Obwohl Adressinformationen an alle Speicherbänke über den Adressbus 220 gesendet werden können, kann der Speicherbankschalter 206 und/oder die Steuereinheit 204 bestimmen, auf welche Speichervorrichtungen oder Bänke zugegriffen wird (entweder für Lese- und/oder Schreiboperationen oder andere Operationen). Die Steuereinheit 204 kann eine Zustandsmaschine implementieren, die die Speicherbankschalter 206 und 208 steuert, wodurch gesteuert wird, auf welche Speicherbänke/Vorrichtungen, die mit den Ports A und B gekoppelt sind, zugegriffen wird (vgl. Abs. [0030] bis [0032] und Fig. 2).

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103 Die Figur 3 veranschaulicht ein Blockdiagramm eines Adress- und Befehlsverarbeitungssystems 300, das als Teil der Steuereinheit 204 implementiert sein kann. Das Befehlsverarbeitungssystem 300 steuert die physische Bankauswahl und die Bankumschaltrichtung. Speicheradressen und Befehlsinformationen werden von der DIMM-Schnittstelle 202 empfangen, in einem Register 302 gepuffert und über den Adressbus 220 an alle Speicherbänke (z. B. Bank 0, Bank 1, Bank 2 und Bank 3) gesendet. Eine Bankschalter-Zustandsmaschine 308 bestimmt dann, welche Speicherbank aktiviert oder auf welche zugegriffen werden soll. In einer Ausführungsform der Erfindung ist diese Zustandsmaschine 308 eine logische Übersetzungstabelle, die eine primäre Raumadresse auf eine sekundäre Raumadresse basierend auf der vorhandenen Speicherkonfiguration abbildet. Die Zustandsmaschine 308 sendet über den Steuerbus 210 Steuerinformationen an die Speicherbankschalter 206 und 208, um anzuzeigen, welche Speicherbänke aktiviert/deaktiviert werden sollen oder auf welche zugegriffen werden soll. In einer Ausführungsform der Erfindung bildet die Steuereinheit 204 eine logische Speicherbank auf zwei physikalische Speicherbänke ab. Dies wird erreicht, indem eine der beiden physikalischen Speicherbänke (z. B. entweder Port A oder Port B) selektiv aktiviert oder aktiviert wird, während die andere deaktiviert oder deaktiviert wird (vgl. Abs. [0039], [0040] und Fig. 3). Die Figur 4 veranschaulicht ein Blockdiagramm eines Datenverarbeitungssystems 400, das als Teil des Speicherbankschalters 206 implementiert sein kann. Daten werden von der DIMM-Schnittstelle 202 über den Datenbus 230 zu bidirektionalen Signaltreibern 402 und 404 übertragen, die Daten über getrennte Datenbusse 234 und 236 zu den verschiedenen Sätzen von Speicherbänken übertragen und empfangen. Eine Lese-/Schreib-Logikeinheit 406 bestimmt, ob Daten von den Speichervorrichtungen (z. B. 212) gelesen oder in diese geschrieben werden (vgl. Abs. [0045] und Fig. 4). Die Figur 13 veranschaulicht eine Dual-Chip-Select-Speicherkonfiguration, in der eine Steuereinheit 1302 und ein Bankschalter 1304 verwendet werden, um zwei Speicherbänke 1306 und 1308 zu steuern, wobei jede Speicherbank zwei Speichervorrichtungen 1310 in einem gemeinsamen Bus aufweist (vgl. Abs. [0056] und Fig. 13).

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104 Somit offenbart die Druckschrift NK 11 in Übereinstimmung mit dem Wortlaut des erteilten Anspruchs 1

106 Die Beklagte argumentiert, dass die Druckschrift NK 11 nicht die Merkmale 1.2.3 und 1.2.3.1 offenbare. In dem von der Klägerinnen betrachteten Ausführungsbeispiel gemäß Figur 5 der NK 11 solle eine Bank nur eine einzige Speichervorrichtung umfassen, wobei die in Fig. 2 der NK 11 gezeigten „Banks 0“ zu einer ersten Reihe zugeordnet werden könnten, die „Banks 1“ zu einer zweiten Reihe, etc. Ein solches Verständnis sei aber durch die Lehre von NK 11 nicht gestützt. Eine Bank beziehe sich gemäß NK 11 auf eine oder mehrere Speichervorrichtungen, die mit einem einzigen Speicherbank-Schalter verbunden seien. Nichts Anderes ergebe sich aus dem Ausschnitt von Absatz [0030] der NK 11, denn auch dort werde nur auf einen einzelnen „memory bank switch 206“ Bezug genommen. Darüber hinaus werde in den Figuren 11 und 13 jede Bank von zwei unterschiedlichen Chip-Select-Signalen angesteuert. Eine Gleichsetzung der Bänke aus NK 11 mit streitpatentgemäßen Reihen sei somit nicht zulässig. Somit sei NK 11 insbesondere nicht zu entnehmen, dass die Speicherbänke mit einem bestimmten Index jeweils zu einer Reihe zusammengeschlossen würden. Insofern kenne NK 11 auch keine Reihen, die jeweils eine Bitbreite aufweisen, die gleich groß sei wie die Bitbreite des Speichermoduls.

107 Diese Argumentation kann nicht überzeugen. Den Absätzen [0054] und [0056] i. V. m. den Figuren 11 und 13 der NK 11 entnimmt der Fachmann, dass mehrere Speichervorrichtungen (1112 bzw. 1310) einer Bank (1108 bzw. 1306) zugeordnet sein können. Dabei können die links in den Figuren gezeigten Speichervorrichtungen (1112 bzw. 1310) einer Bank (1108 bzw. 1306) einer ersten Reihe (A bzw. B) und die rechts gezeigten Speichervorrichtungen (1112 bzw. 1310) einer Bank (1108 bzw. 1306) einer zweiten Reihe (C bzw. D) zugeordnet werden. Somit entsprechen die Anordnungen der Speichervorrichtungen in den Figuren 11 und 13 der NK 11 denen der Figuren 3B/4B und 3A/4A des Streitpatents. Der Figur 5 i. V. m. der Figur 13 entnimmt der Fachmann beispielsweise eine Ausgestaltung mit 18 Bänken mit jeweils 2 Speichervorrichtungen, die in 4 Reihen angeordnet sind.

108 Die Beklagte argumentiert, dass die Druckschrift NK 11 nicht offenbare, dass die von dem Speichercontroller empfangenen Lese- oder Schreiboperationen auf eine bestimmte Reihe abziele, wie dies von Merkmal 1.2.4.3 verlangt werde. Gemäß der Lehre von NK 11 werde dem Speichercontroller lediglich vorgegaukelt, dass er bestimmte spezifische Speichervorrichtung adressieren könnte. Tatsächlich kenne der Speichercontroller jedoch die innere Struktur des Speichermoduls nicht, sodass die Lese- oder Schreiboperation, die der Speichercontroller an das Speichermodul sende, in Wirklichkeit nicht auf die von ihm bestimmten Speichervorrichtungen – und somit auch nicht auf eine bestimmte Reihe – abziele. In NK 11 würden mehrere physikalische Speicher-Bänke zu einer virtuellen Speicherbank zusammengefasst, der durch die Steuereinheit (204) eine logische Adresse zugewiesen werde. In den Figuren 7A bis 7F sei angegeben, wie eine von der Steuereinheit erhaltene Adresse (primary address space) auf eine der mehreren Bänke (secondary address space) abgebildet werden könne. Die Steuereinheit des Speichermoduls gemäß NK 11 erhalte vom Speichercontroller im Zusammenhang mit einer Lese- oder Schreiboperation eine Adresse aus dem primary address space, weil der Speichercontroller davon ausgehe, er habe es mit einer Speichervorrichtung/einer Speicherbank zu tun, die er, wie bekannt, adressieren könne. Von der internen Struktur des Speichermoduls bzw. der Speicherbänke wisse er nichts. Die physikalische Bank, auf die eine vom Systemspeichercontroller empfangene Operation abziele, werde erst durch die state machine der control unit beispielsweise gemäß einer der Zuordnungen in Figuren 7A bis 7F bestimmt. Wie der Figur 12 zu entnehmen sei, empfange die Steuereinheit (1202) lediglich ein einziges Chip-Select-Signal CS0. Die Steuereinheit gebe aber zwei verschiedene Chip-Select-Signale CS0A und CS0B aus. Das heiße also, der Speichercontroller adressiere das Speichermodul mit dem Befehl, auf die Reihe, die durch CS0 angezeigt wird, zuzugreifen. Tatsächlich zugegriffen werde aber entweder auf die durch CS0A oder CS0B angezeigte Reihe. Diese „Umadressierung“ sei durch die Steuereinheit notwendig, weil der Speichercontroller die innere Struktur des Speichermoduls der NK 11 nicht kenne, sondern vielmehr im Glauben gelassen werde, er könne direkt die durch CS0 angezeigte Reihe ansteuern. Somit zielten die Lese- oder Schreiboperationen, die vom Speichercontroller empfangen werden, nicht auf eine bestimmte (physikalische) Reihe des Speichermoduls ab, da dem Speichercontroller diese nicht bekannt sei. Der Speicherbank-Schalter (memory bank switch) erhalte die physikalische Adresse (der Speicher-Bank) erst von der Steuerschaltung (control unit). Somit sei der Speicherbank-Schalter der NK 11 auch nicht dazu ausgelegt, ein Datensignal der Lese- oder Schreiboperation zwischen der vom Speichercontroller adressierten bestimmten Reihe und einer dieser entsprechenden Reihe im Speichermodul nach NK 11 zu treiben. Das Merkmal 1.2.5.4.1 sei somit in NK11 ebenfalls nicht offenbart

109 Auch diese Argumentation kann nicht überzeugen. Wie bereits dargelegt, versteht der Fachmann den Absatz [0036] des Streitpatents derart, dass die Systemspeichersteuerung (420) der Steuerschaltung (430) mittels der Steuersignale, beispielsweise chip-select und Spaltenadresssignale, mitteilt, auf welche Reihe die Lese- oder Schreiboperation abgezielt ist und gemäß Absatz [0038] eine Datenübertragungsschaltung (416) in Reaktion auf Modulsteuersignale selektiv zwischen zwei oder mehr Speichervorrichtungen (412) umschaltet. Dieses offenbart auch die NK 11 dem Fachmann, die beispielsweise in der Figur 13 den Empfang eines Chip-Auswahlsignal (CS0, CS1) und die Übertragung der jeweiligen Chip-Auswahlsignale (CS0A, CS0B, CS1A, CS1B) an die Speichervorrichtungen offenbart und im Absatz [0032] darauf hinweist, dass die Steuereinheit (204) eine empfangene Adresse auf mehrere Arten abbilden kann. Beispielsweise kann die Steuereinheit (204) die niedrigeren Speicheradressen Port A und höheren Speicheradressen Port B zuordnen. Der Speicherbankschalter (206) und/oder die Steuereinheit (204) kann bestimmen, auf welche Speichervorrichtungen oder Bänke zugegriffen wird (entweder für Lese- und/oder Schreiboperationen oder andere Operationen). Die Steuereinheit (204) kann eine Zustandsmaschine implementieren, die die Speicherbankschalter (206) und (208) steuert, wodurch gesteuert wird, auf welche Speicherbänke/Vorrichtungen, die mit den Ports A und B gekoppelt sind, zugegriffen wird. Dabei wird ein Datenpfad wie bei einer Weiche zu der bestimmten einen Reihe über den Port A aktiviert und zu der anderen Reihe mittels Port B deaktiviert (Merkmal 1.2.4.3 i. V. m. Merkmal 1.2.5.4.1).

110 Damit offenbart Druckschrift NK11 einen Gegenstand mit allen Merkmalen des Anspruchs 1 nach Hauptantrag, so dass dieser mangels Neuheit nicht patentfähig ist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

111 Zum Hilfsantrag 1

112 3.1.1 Das Merkmal 1.2.6^HA1 ist nicht ursprünglich offenbart. So verlangt das neue Merkmal 1.2.6^HA1, dass jede Moduldatenleitung (452, 452’) des jeweiligen Satzes von Moduldatenleitungen (452, 452’) mit einer jeweiligen Speichervorrichtung (412, 412’) in jeder der mehreren Ränge verbunden ist. Der ursprünglichen Anmeldung NK3 ist jedoch im Hinblick auf die Merkmale 1.2.5.4 und 1.2.5.4.1 lediglich zu entnehmen, dass bei einem Schreibvorgang Daten auf zwei Datenpfade geleitet werden, die als Pfad A und Pfad B bezeichnet sind. Die Ränge der Speichervorrichtungen (412) sind ebenfalls in zwei Gruppen unterteilt, wobei eine Gruppe dem Pfad A und eine Gruppe dem Pfad B zugeordnet ist. Dementsprechend sind die Speichervorrichtungen 412A, 412C von Rang A und Rang C über einen ersten der beiden Datenpfade mit den Datenübertragungsschaltungen 416 verbunden, und die Speichervorrichtungen 412B, 412D von Rang B und Rang D sind über einen zweiten der beiden Datenpfade mit den Datenübertragungsschaltungen 416 verbunden (vgl. NK3, Abs. [0061]: „In the operational embodiment shown in Figure 5, in a write operation, data entering a data transmission circuit 416 via a data line 518 is driven onto two data paths, labeled path A and path B, preferably after passing through a write buffer 503. The ranks of memory devices 412 are likewise divided into two groups with one group associated with path A and one group associated with path B. As shown in Figure 3A, rank A and rank C are in the first group, and rank B and rank D are in the second group. Accordingly, the memory devices 412A, 412C of rank A and rank C are connected to the data transmission circuits 416 by a first one of the two data paths, and the memory devices 412B, 412D of rank B and rank D are connected to the data transmission circuits 416 by a second one of the two data paths.“ und Fig. 3A, 5). Der Fachmann konnte der ursprünglichen Anmeldung somit nur entnehmen, dass die beiden Speichervorrichtungsgruppen nicht über eine einzige, sondern über unterschiedliche Datenleitungen mit einer Datenübertragungsschaltung 416 verbunden sind.

113 Der Anspruch 1 des Hilfsantrags 1 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

114 3.1.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 1 dem Fachmann aus der QE4 nahegelegt.

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115 Die US 7,464,225 B2 (QE4) betrifft integrierte Schaltkreisvorrichtungen, die Hochgeschwindigkeitssignalisierung solcher Vorrichtungen, Speichervorrichtungen und Speichersysteme (vgl. QE4, Sp. 1, Z. 8-10). Die Figur 5 stellt eine Speichermodultopologie dar, die mehrere integrierte Schaltkreis-Speichervorrichtungen und mehrere integrierte Schaltkreis-Puffervorrichtungen mit einer integrierten Schaltkreis-Puffervorrichtung 501 für Steuer-, Adress- und/oder Taktinformationen umfasst. Dabei ist die Puffervorrichtung 501 mit den Signalpfaden 121 und 121a-b gekoppelt. Die Puffervorrichtung 501 gibt Steuer-, Adress- und/oder Taktinformationen an die Puffervorrichtungen 100a–b auf dem Signalpfad 121a und an die Puffervorrichtungen 100c–d auf dem Signalpfad 121b aus. Die Puffervorrichtung 501 kopiert die auf dem Signalpfad 121 empfangenen Steuer-, Adress- und/oder Taktinformationen und wiederholt die Steuer-, Adress- und/oder Taktinformationen auf den Signalpfaden 121a-b. Die Puffervorrichtung 501 empfängt Steuerinformationen, wie etwa eine Paketanforderung, die einen Zugriff auf mindestens eine der integrierten Speicherschaltungsvorrichtungen 101a–d spezifiziert, und gibt ein entsprechendes Steuersignal (auf Signalpfad 121a und/oder 121b) an die angegebene integrierte Speicherschaltungsvorrichtung aus (vgl. QE4, Sp. 6, Z. 29-52 und Fig. 5). In einer Ausführungsform einer Speicherleseoperation empfängt der Puffer 100a Steuerinformationen (einschließlich Adressinformationen), die in einem Paketformat von einem Master auf dem Signalpfad 121 vorliegen können, und überträgt als Reaktion darauf entsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen 101a-d auf einem oder mehreren Signalpfaden 1005. Eines oder mehrere der Speichergeräte 101a-d können durch die Übertragung von Daten an den Puffer 100a reagieren, der die Daten über einen oder mehrere Signalpfade 1006 empfängt und als Reaktion entsprechende Signale an einen Master (oder einen anderen Puffer) sendet. Ein Master überträgt die Steuerinformationen über einen oder mehrere Signalpfade 121 und empfängt die Daten über einen oder mehrere Signalpfade 120a (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 4). In einer Ausführungsform einer Speicherschreiboperation empfängt der Puffer 100a Steuerinformationen (einschließlich Adressinformationen), die in einem Paketformat vorliegen können, von einem Master auf dem Signalpfad 121 und empfängt die Schreibdaten für ein oder mehrere Speichergeräte 101a-d, die in einem Paketformat vorliegen können von einem Master auf Signalpfad 120a. Der Puffer 100a überträgt dann entsprechende Signale an eine oder mehrere oder alle Speichervorrichtungen 101a-d auf einem oder mehreren Signalpfaden 1006, damit die Schreibdaten gespeichert werden können. Ein Master überträgt die Steuer-/Adress-/Taktinformationen über einen oder mehrere Signalpfade 121 und überträgt die Schreibdaten über einen oder mehrere Signalpfade 120a (vgl. Sp. 13, Z. 9-20). In einer Ausführungsform können gleichzeitige Schreib- und/oder Lesevorgänge für verschiedene Speichergeräte in den Speichergeräten 101a–d erfolgen (vgl. Sp. 13, Z. 21-23). Durch Modifizieren des Puffers 100a können neue Schnittstellenstandards von Speichergeräten schrittweise eingeführt werden, um mit einem Master oder einem Speichersystem zu arbeiten, das ältere Schnittstellenstandards unterstützt. In einer Ausführungsform kann ein Speichermodul über eine Schnittstelle oder einen Sockel eines älteren Speichermoduls eingesetzt werden, während Speichervorrichtungen neuerer Generation auf dem Speichermodul angeordnet sein können. Die Abwärtskompatibilität mit vorhandenen Generationen von Speichergeräten kann erhalten bleiben. In ähnlicher Weise können schrittweise neue Generationen von Mastern oder Controllern eingeführt werden, die die Funktionen neuer Generationen von Speichergeräten nutzen und gleichzeitig die Abwärtskompatibilität mit bestehenden Generationen von Speichergeräten beibehalten (vgl. Sp. 17, Z. 9-24). Die Figur 18 veranschaulicht ein Blockdiagramm einer Puffervorrichtung 100a.

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116 Die Beklagte argumentiert, dass die QE4 speziell bezogen auf das Speichermodul nach Figur 5 angebe, dass die tatsächliche Zugriffsgeschwindigkeit auf die Speichervorrichtungen im Vergleich zur Zugriffsgeschwindigkeit durch das System reduziert werde (um einen Faktor 2, 4, 8 etc.). Als Vorteil dieses Vorgehens nenne QE4, dass billigere Speichervorrichtungen benutzt werden könnten. Um es dem System zu ermöglichen, mit höherer (doppelter, vierfacher, achtfacher etc.) Geschwindigkeit auf das Speichermodul, das allerdings nur Speichervorrichtungen enthalte, die geringere (einfache) Zugriffsgeschwindigkeit unterstützen, zuzugreifen, müsse auf mehrere Speichervorrichtungen gleichzeitig zugegriffen werden.

117 Diese Argumentation kann nicht überzeugen. Zwar entnimmt der Fachmann der QE4 in einem Ausführungsbeispiel in Bezug auf Figur 5, dass beispielsweise die Schnittstelle so schnell wie die angegebene Signalrate arbeiten kann, während die Speichergeräte 101a-d mit der Hälfte der Datensignalrate arbeiten können, sodass relativ kostengünstigere Speichergeräte verwendet werden können (vgl. QE4, Sp. 7, Z. 32-38), wobei der Fachmann diese Variante so versteht, dass auf zwei Speichervorrichtungen gleichzeitig zugegriffen werden müsste (vgl. Sp. 13, Z. 21-23).

118 Jedoch wird in diesem Ausführungsbeispiel bereits mehrfach darauf hingewiesen, dass diese Ausgestaltung nur eine „kann“-Variante ist („may be“) und somit auch andere Ausgestaltungen möglich sind. Zudem offenbart die QE4 dem Fachmann auch den umgekehrten Fall, dass in einer Ausführungsform ein Speichermodul über eine ältere Speichermodulschnittstelle oder einen älteren Speichermodulsteckplatz eingesetzt werden kann, während Speichervorrichtungen neuerer Generation auf dem Speichermodul angeordnet sein können (vgl. Sp. 17, Z. 12-16: „In an embodiment, a memory module may be inserted using an older memory module interface or socket, while newer generation memory devices may be disposed on the memory module.“). Überdies ist bezüglich der Lese- und der Schreiboperation angegeben, dass die Signal- und Datenübertragung auch nur zu oder von einer der Speichervorrichtungen erfolgen kann (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 20: „memory read operation … One … of memory devices 101a-d may respond by transmitting data to buffer 100a which receives the data via one or more signal paths 1006 and in response, transmits corresponding signals to a master (or other buffer). … memory write operation … buffer 100a … receives the write data for one … memory devices 101a-d that may be in a packet format from a master on signal path 120a. Buffer 100a then transmits corresponding signals to one … memory devices 101a-d on one or more signal paths 1006 so that the write data may be stored.“). So bezieht sich in einer Ausführungsform ein Befehl auf eine Speicheroperation einer bestimmten integrierten Speicherschaltung (vgl. Sp. 5, Z. 24-26: „In an embodiment, a command relates to a memory operation of a particular integrated circuit memory device.“). Außerdem kann gleichzeitig auf mehrere Speichergeräte in verschiedenen Datenscheiben zugegriffen werden (vgl. Sp. 5, Z. 31-32: „Also, multiple memory devices in different data slices can be accessed simultaneously“). Diesen Angaben entnimmt der Fachmann somit, dass zum einen auch nur auf eine Speichervorrichtung in einer Datenscheibe („data slice“) und zum anderen auch gleichzeitig auf jeweils eine Speichervorrichtung in verschiedenen Datenscheiben zugegriffen werden kann.

119 Somit entnimmt der Fachmann der Druckschrift QE4 in Übereinstimmung mit dem Wortlaut des Anspruchs 1 nach Hilfsantrag 1

121 Die Beklagte argumentiert zur Merkmalsgruppe 1.2.3, dass der Figur 5 von QE4 zu entnehmen sei, dass die einem der Puffer 100a-d zugeordneten Speichervorrichtungen 101a-d nur mit dem einen Puffer 100a-d verbunden seien. Insofern bilde jedes der data slices a-d jeweils für sich ein isoliertes System, das mit dem Puffer 501 (via Signalpfaden 121a-b) und dem System (via Signalpfaden 120a-d) kommuniziere. Eine Verbindung von Speichervorrichtungen aus unterschiedlichen data slices sei nicht vorgesehen. Eine Reihe müsse als solche technisch-physikalisch identifiziert und angesteuert werden können. Eine Reihe sei eine Gruppe von Speichervorrichtungen, die dieselben Chip-Select- oder Rank-Select-Signale erhalten, und die darauf gemeinschaftlich (im sog. Lockstep) reagierten.

122 Diese Argumentation kann nicht überzeugen. Zum einen ist mit der Merkmalsgruppe 1.2.3 nicht beansprucht, dass die Speichervorrichtungen aus unterschiedlichen Reihen miteinander verbunden sind. Zum anderen ist in der Figur 5 der QE4 der Puffer 501 über die Leitungen 121 und 103 mit den Speichervorrichtungen 101a-d operativ gekoppelt. Darüber hinaus weist die QE4 auch darauf hin, dass gleichzeitig auf mehrere Speichervorrichtungen in verschiedenen Datenbereichen zugegriffen werden kann (vgl. QE4, Sp. 5, Z. 31-32: „Also, multiple memory devices in different data slices can be accessed simultaneously.“) Ferner ist von einem Lockstep im Streitpatent keine Rede.

123 Zum Merkmal 1.2.5.2^HA1 argumentiert die Beklagte, dass - nachdem QE4 keine Reihen offenbare - auch keiner der Puffer 100a-d mit wenigstens einer Speichervorrichtung in den mehreren Reihen gekoppelt sein könne.

124 Auch diese Argumentation kann nicht überzeugen. Die jeweiligen Speichervorrichtungen 101a in den Datenbereichen a bis d („data slice a“ bis „data slice d“) bilden eine Reihe „a“. Somit ist die lastreduzierende Schaltung („Buffer 100a“) auch mit wenigstens einer jeweiligen Speichervorrichtung in jeder von den mehreren Reihen „a“ bis „d“ über den Signalpfad 1006 im „data slice a“ gekoppelt (vgl. Fig. 5, 10) (Merkmal 1.2.5.2HA1).

125 Zu den Merkmalen 1.2.4.3^HA1 und 1.2.5.4.1 führt die Beklagte aus, dass selbst wenn man die in Figur 5 von QE4 gezeigte geometrische Anordnung von Speichervorrichtungen als Reihen im Sinne des Streitpatents gelten lassen würde, QE4 dennoch nicht offenbare, dass die Lese- oder Schreiboperation auf eine bestimmte von mehreren Reihen abziele: Denn in QE4 gehe es darum, für das System die Illusion einer höheren Zugriffsgeschwindigkeit zu erzeugen, als die verbauten Speichervorrichtungen tatsächlich unterstützen könnten. Dies könne nur dadurch umgesetzt werden, indem auf mehrere Speichervorrichtungen innerhalb eines data slice gleichzeitig zugegriffen werde. Damit werde aber nicht auf eine bestimmte Reihe von Speichervorrichtungen abgezielt bzw. zugegriffen.

126 Auch diese Argumentation kann nicht überzeugen, da - wie bereits dargelegt - in einer Ausführungsform der QE4 bezüglich der Lese- und der Schreiboperation explizit angegeben ist, dass die Signal- und Datenübertragung auch nur zu oder von einer der Speichervorrichtungen erfolgen kann (vgl. Sp. 12, Z. 60 – Sp. 13, Z. 20). Überdies ist, auch wenn gemäß QE4, Sp. 5, Z. 31-32 simultan auf die jeweilige Speichervorrichtung 101a der „data slice a“ und „data slice c“ zugegriffen wird, die Lese- oder Schreiboperation nur auf eine bestimmte von den mehreren Reihen abgezielt.

127 Ferner führt die Beklagte aus, dass das Merkmal 1.1.2 in QE4 nicht bekannt sei. Auch dieses kann insofern nicht überzeugen, als das Leiten eines 8-Bit-Abschnitts für den Fachmann naheliegend ist (vgl. QE4, Sp. 16, Z. 44-48: “interface 1820a and 1820b are programmable to access different memory device widths. For example, interfaces 1820a and 1820b may be programmed to connect to 16 "x4" width memory devices, 8 "x8" width memory devices or 4 "x 16" width memory devices.”).

128 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 1 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

129 Zum Hilfsantrag 2

130 3.2.1 Gemäß Rechtsprechung des BGH kann durch eine Vorveröffentlichung auch dasjenige offenbart sein, was im Patentanspruch und in der Beschreibung nicht ausdrücklich erwähnt, aus der Sicht des Fachmanns jedoch für die Ausführung der unter Schutz gestellten Lehre selbstverständlich ist und deshalb keiner besonderen Offenbarung bedarf, sondern „mitgelesen“ wird. Die Einbeziehung von Selbstverständlichem erlaubt jedoch keine Ergänzung der Offenbarung durch das Fachwissen, sondern dient lediglich der vollständigen Ermittlung des Sinngehalts, das heißt derjenigen technischen Information, die der fachkundige Leser der Quelle vor dem Hintergrund seines Fachwissens entnimmt (vgl. BGH, Urteil vom 18. März 2014 – X ZR 77/12, GRUR 2014, 758 - Proteintrennung)

131 Den ursprünglichen Anmeldeunterlagen ist zwar zu entnehmen, dass der Modulcontroller konfiguriert ist, um die Eingangssteuersignale einschließlich der Chipauswahlsignale zu registrieren (vgl. NK3, Abs. [0050]: „The control circuit 430, 430' of certain embodiments is configurable to be operatively coupled to control lines 440, 440' to receive control signals (e.g., bank address signals, row address signals, column address signals, address strobe signals, and rank-address or chip-select signals) from the system memory controller 420, 420'. The control circuit 430, 430' of certain embodiments registers signals from the control lines 440, 440' in a manner functionally comparable to the address register of a conventional RDIMM.“). Jedoch ist nicht offenbart, dass genau diese Steuersignale, einschließlich der Chipauswahlsignale, über registrierte Steuerleitungen direkt an die Speichervorrichtungen übertragen werden (Teilmerkmal 1.2.4.1.2HA2: „to transmit registered control signals including registered chip-select signals to the plurality of memory devices (412, 412’)“), denn gemäß Abs. [0050] werden die Chipauswahlsignale im Modulcontroller verändert (vgl. NK3, Abs. [0050]: „The control circuit 430, 430’ may produce additional chip-select signals or output enable signals based on address decoding. Examples of circuits which can serve as the control circuit 430, 430' are described in more detail by U.S. Pat. Nos. 7,289,386 and 7,532,537, each of which is incorporated in its entirety by reference herein.“). Wie bereits im qualifizierten Hinweis ausgeführt, ist der US 7,532,537 B2 (ZP11) in Spalte 16, Zeile 45 bis Spalte 17, Zeile 67 zu entnehmen, dass basierend auf zwei chip-select Signalen (CS⁰-CS¹) und einem Zeile/Spalte Adresssignal (Aⁿ⁺¹) vier chip-select Signale (CS^0A, CS^0B, CS^1A, CS^1B) für vier Ränge erzeugt werden. Somit werden nicht die registrierten zwei Chipauswahlsignale, sondern die erzeugten vier Chipauswahlsignale übertragen.

132 Die Beklagte argumentiert, dass der Fachmann einen offensichtlichen Bezugszeichen-Fehler in der Formulierung („The registered control lines 440, 440' are also operatively coupled to the memory devices 412, 412’“) im Absatz [0050] der ursprünglichen Anmeldung NK3 feststelle und die Bezugszeichen 440 und 440‘ in 442 und 442‘ korrigiere, da von registrierten Steuerleitungen die Rede sei, bei denen es sich nur um die Weiterleitung bereits registrierter Signale handeln könne. Der vorherige Satz („The control circuit 430, 430’ of certain embodiments registers signals from the control lines 440, 440’ in a manner functionally comparable to the address register of a conventional RDIMM.”) besage, dass der Modulcontroller 430, 430‘ die Signale von den Steuerleitungen 440, 440‘ registriere.

133 Diese Argumentation kann nicht überzeugen. So entnimmt der Fachmann der Formulierung im Absatz [0050], dass die registrierten Steuerleitungen 440, 440' auch operativ mit den Speichergeräten 412, 412' verbunden sind (vgl. NK3, Abs. [0050]: „The registered control lines 440, 440' are also operatively coupled to the memory devices 412, 412’“) und somit aufgrund des Adverbs “auch” unmittelbar und eindeutig, dass die Steuerleitungen 440, 440’ vom Speichercontroller 420 nicht nur mit dem Modulcontroller 430, 430‘ zum Registrieren der Signale, sondern auch vom Speichercontroller 420 mit den Speichervorrichtungen 412, 412‘ verbunden sind.

134 Somit ist der ursprünglichen Anmeldung NK3 nicht zu entnehmen, dass der Modulcontroller 430, 430‘ die registrierten Steuersignale, einschließlich registrierter Chipauswahlsignale, vom Speichercontroller 420 unverändert an die mehreren Speichervorrichtungen 412, 412’ überträgt.

135 Damit ist das Merkmal 1.2.4.1.2^HA2 nicht ursprünglich offenbart.

136 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart.

137 Der Anspruch 1 des Hilfsantrags 2 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

138 3.2.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 2 dem Fachmann aus der QE4 nahegelegt.

139 Die Beklagte argumentiert, dass in QE4 eine Verbindung von Speichervorrichtungen aus unterschiedlichen data slices nicht vorgesehen sei. Somit beschreibe QE4 ein System von (isolierten) data slices, womit es auch nicht naheliegend wäre, ausgehend von QE4 die unterschiedlichen data slices miteinander zu verknüpfen, und schon erst recht nicht, dafür registrierte Steuerleitungen und Chip-Select-Signale vorzusehen.

140 Dieser Argumentation ist nicht zu folgen, denn zum Hilfsantrag 1 hatte die Beklagte erläutert, dass durch die Merkmale 1.2.5.2^HA1 und 1.2.6^HA1 der Gegenstand von Anspruch 1 auf ein Speichermodul beschränkt sei, in dem jede Modul-Datenleitung eine lastreduzierende Schaltung mit Speichervorrichtungen aus allen Reihen verbinde. Somit fordern diese Merkmale keine Verknüpfung unterschiedlicher data slices.

141 Darüber hinaus entnimmt der Fachmann der QE4, dass die Puffervorrichtung 501 Steuer-, Adress- und/oder Taktinformationen, die auf dem Signalpfad 121 empfangen werden, kopiert und diese Steuer-, Adress- und/oder Taktinformationen auf den Signalpfaden 121a-b wiederholt (vgl. QE4, Sp. 6, Z. 37-41: „In an embodiment buffer device 501 copies control, address and/or clock information received on signal path 121 and repeats the control, address and/or clock information on signal paths 121a-b.“ und Fig. 5). Die Puffervorrichtung kann Daten, Steuerinformationen, Adressinformationen und/oder ein Taktsignal an mindestens eine integrierte Speicherschaltung speichern und/oder weiterleiten (vgl. QE4, Sp. 4, Z. 23-26: „the buffer device may store and/or route data, control information, address information and/or a clock signal to at least one integrated circuit memory device“). Der Signalpfad 1005 umfasst einzelne Steuersignalleitungen und Adresssignalleitungen (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes individual control signal lines … and address signal lines“ und Fig. 10). Da die Schnittstelle bekannte Standards unterstützt (vgl. Sp. 15, Z. 41: „interface standards“, Sp. 17, Z. 11-12: „supports older interface standards“), ist für den Fachmann selbstverständlich, dass die Steuer- und Adresssignale Chip-Select-Signale umfassen (Merkmale 1.2.4.1.1HA2, 1.2.4.1.2HA2).

142 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 2 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

143 Zum Hilfsantrag 3

144 3.3.1 Entsprechend der Argumentation zum Merkmal 1.2.4.1.2^HA2, ist auch bezüglich des Merkmals 1.2.4.1.2^HA3 den ursprünglichen Anmeldeunterlagen nicht zu entnehmen, dass die registrierten Steuersignale, einschließlich der registrierten Spaltenadresssignale, über registrierte Steuerleitungen unverändert an die Speichervorrichtungen übertragen werden, denn gemäß Abs. [0050] werden die Signale im Modulcontroller verändert.

145 Des Weiteren ist den ursprünglichen Unterlagen nicht zu entnehmen, dass das Übertragen registrierter Spaltenadresssignale an die Speichervorrichtungen dazu dient, um auf die bestimmte Spalte in der spezifischen der mehreren Ränge zuzugreifen. Die Beklagte verweist diesbezüglich auf den Absatz [0062] der NK3, dem jedoch lediglich zu entnehmen ist, dass bekannt ist, dass es sich bei der Column Address Strobe (CAS)-Latenz um eine Verzögerungszeit handelt, die zwischen dem Zeitpunkt vergeht, an dem der Speichercontroller 420 die Speichermodule 402 darüber informiert, auf eine bestimmte Spalte in einem ausgewählten Rang oder einer ausgewählten Zeile zuzugreifen, und dem Moment, in dem sich die Daten für oder aus der jeweiligen Spalte auf den Ausgangspins der ausgewählten Rangfolge oder Zeile befinden. Während der Latenzzeit gelangen Adress- und Steuersignale vom Speichercontroller 420 zum Modulcontroller 430, der Steuersignale erzeugt, die an die Steuerlogikschaltung 502 gesendet werden (vgl. NK3, Abs. [0062]: „As is known, Column Address Strobe (CAS) latency is a delay time which elapses between the moment the memory controller 420 informs the memory modules 402 to access a particular column in a selected rank or row and the moment the data for or from the particular column is on the output pins of the selected rank or row. … During the latency, address and control signals pass from the memory controller 420 to the control circuit 430 which produces controls sent to the control logic circuitry 502“). Diesen Angaben entnimmt der Fachmann unmittelbar und eindeutig lediglich, dass die Speichermodule 402, insbesondere deren Modulcontroller 430, jedoch nicht die Speichervorrichtungen 412 Steuersignale für einen Zugriff auf eine bestimmte Spalte empfangen.

146 Damit ist das Merkmal 1.2.4.1.2^HA3 nicht ursprünglich offenbart.

147 Der Anspruch 1 des Hilfsantrags 3 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

148 3.3.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 3 dem Fachmann aus der NK11 nahegelegt.

149 Die Druckschrift NK 11 offenbart auch das Merkmal 1.3^HA1 (vgl. NK 11, Abs. [0031]: „In one embodiment of the invention, the control unit 204 decodes a memory address received over the DIMM interface 202, determines to which memory bank the received address corresponds, and causes the memory bank switch 206 and 208 to activate the correct memory bank. For example, if the control unit 204 determines that a particular address is associated with, or mapped to, Bank 1212 coupled to memory bank switch 206, then it causes Port B to be activated and Port A to be disabled so that the data is written to the correct memory bank 212.“).

150 Da die Merkmale 1.2.4.1^HA1 und 1.2.4.3^HA1 des Hilfsantrags 3 den Merkmalen 1.2.4.1 und 1.2.4.3 des Hauptantrags bis auf die grammatikalische Änderung des unbestimmten („a“) in einen bestimmten Artikel („the“) entsprechen, sind diese, wie zu den Merkmalen 1.2.4.1 und 1.2.4.3 des Hauptantrags ausgeführt, der NK11 zu entnehmen.

151 Die NK11 offenbart überdies, dass die Steuereinheit (204) ein Adressbit, das einer Spalte (12) entspricht, zur Auswahl einer Speicherbank verwendet. Somit wird eine von der Steuereinheit (204) empfangene primäre Adresse auf eine den Speicherbänken entsprechende sekundäre Adresse abgebildet (vgl. NK11, Abs. [0037]: „the address bit corresponding to Column 12 is used to select a memory bank (banks on Port A or Port B). … Thus, a primary space address received by the control unit 204 is mapped to a secondary space address corresponding to the memory banks.“). Gemäß Figur 7A der NK11 ist auch ein Spaltenadresssignal in der sekundären Adresse enthalten:

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152 Die Adressen, die weitergegeben werden, sind in Figur 13 „ACA“ und „ACB“ (Merkmale 1.2.4.1.1HA3, 1.2.4.1.2HA3).

153 Des Weiteren offenbart die Druckschrift NK 11 in der Figur 9 einen Parameter „Posted CAS_n“. Da „POST“ für „Power-On Self-Test“ steht, versteht der Fachmann den Parameter „Posted CAS_n“ so, dass das System beim Starten den CAS-Latenzwert einstellt (vgl. NK17, S. 1, zweiter Abs.: „When an ordinary modern computer is turned on, it starts by doing a self-test (POST). Since about the mid-1990s, this process includes automatically configuring the hardware currently present. SPD is a memory hardware feature that makes it possible for the computer to know what memory is present, and what timings to use to access the memory.“ und vierter Abs.: „For example, the SPD data on an SDRAM module might provide information about the CAS latency, allowing this to be correctly set without user intervention. “). Dabei ist dem Fachmann aus seinem Fachwissen bekannt, dass die CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem Beginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle 11.1 und S. 430, Fig. 11.4).

Abbildung in Originalgröße in neuem Fenster öffnen	Abbildung in Originalgröße in neuem Fenster öffnen
Ausschnitt aus Tabelle 11.1 der ZP2	Figur 11.4 der ZP2

155 Somit ergeben sich die Merkmale 1.2.7^HA3 und 1.2.7.1^HA3 für den Fachmann in naheliegender Weise aus seinem Fachwissen in Verbindung mit der NK11.

156 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 3 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

157 Zum Hilfsantrag 4

158 3.4.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2^HA3, wie zum Hilfsantrag 3 ausgeführt, nicht ursprünglich offenbart.

159 Der Anspruch 1 des Hilfsantrags 4 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

160 3.4.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 4 dem Fachmann aus der QE4 nahegelegt.

161 Die QE4 offenbart zum einen, dass Adressen (z. B. Zeilen- und/oder Spaltenadressen) für den Zugriff auf bestimmte Speicherplätze in einem bestimmten integrierten Speicherschaltkreis und/oder Befehle auf dem Signalpfad 121 von einer Speichermodul-Anschlussschnittstelle bereitgestellt werden (vgl. QE4, Sp. 5, Z. 20-24: „In an embodiment, addresses (for example, row and/or colunm addresses) for accessing particular memory locations in a particular integrated circuit memory device and/or commands are provided on signal path 121 from a memory module connector interface.“). Zum anderen werden Steuer-, Adress- und/oder Taktinformationen von der Puffervorrichtung 501 kopiert und diese Steuer-, Adress- und/oder Taktinformationen auf den Signalpfaden 121a-b wiederholt (vgl. QE4, Sp. 6, Z. 37-41 und Fig. 5). Die Puffervorrichtung kann Daten, Steuerinformationen, Adressinformationen und/oder ein Taktsignal an mindestens eine integrierte Speicherschaltung speichern und/oder weiterleiten (vgl. QE4, Sp. 4, Z. 23-26). Der Signalpfad 1005 umfasst einzelne Steuersignalleitungen, beispielsweise eine Zeilenadress-Strobe-Leitung und eine Spaltenadress-Strobe-Leitung (vgl. QE4, Sp. 9, Z. 13-16: „Signal path 1005 includes individual control signal lines, for example, a row address strobe line, colunm address strobe line, etc., and address signal lines“ und Fig. 10). Somit werden Spaltenadressen vom Buffer 501 empfangen und an den Buffer 100a weitergeleitet, der diese an die Speichervorrichtungen, um auf eine bestimmte Spalte zuzugreifen, weiterleitet (Merkmale 1.2.4.1.1HA3, 1.2.4.1.2HA3).

162 Des Weiteren offenbart die QE4, dass der Puffer 100a in einer Ausführungsform mit einem SPD-Gerät kommuniziert, um Parameter und Konfigurationsinformationen bezüglich Gerät 1000 und/oder Speichermodul 900 zu speichern und abzurufen (vgl. Sp. 9, Z. 21-24: „In an embodiment, buffer 100a communicates with an SPD device to store and retrieve parameters and configuration information regarding device 1000 and/or memory module 900.“). Zu den SPD-Konfigurationsinformationen gehören Zeitinformationen oder Parameter für den Zugriff auf Speichergeräte, beispielsweise eine Zeit für den Zugriff auf eine Zeile oder das Speichergerät, eine Zeit für den Zugriff auf eine Spalte des Speichergeräts (vgl. Sp. 10, Z. 3-7: „SPD configuration information includes timing information or parameters for accessing memory devices, such as a time to access a row or the memory device, a time to access a column of the memory device“). Auch erwähnt die QE 4 eine Zugriffslatenz (vgl. Sp. 14, Z. 40: „access latency“). Wie bereits ausgeführt, ist dem Fachmann aus seinem Fachwissen bekannt, dass die CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem Beginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle 11.1 und S. 430, Fig. 11.4), wobei der Fachmann die Datenrückgabe durch das DRAM als Datenrückgabe an den Ausgangspins versteht.

163 Somit ergeben sich die Merkmale 1.2.7^HA3 und 1.2.7.1^HA3 für den Fachmann in naheliegender Weise aus seinem Fachwissen in Verbindung mit der QE4.

164 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 4 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

165 Zum Hilfsantrag 5

166 3.5.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2^HA2, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.

167 Der Anspruch 1 des Hilfsantrags 5 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

168 3.5.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 5 dem Fachmann aus der QE4 nahegelegt.

169 Der Fachmann entnimmt der QE 4, dass der Speichercontroller über den Signalpfad 120a (vgl. Fig. 5, 18) nur die Last des Transceivers 1875 sieht, wobei dieser Transceiver nur einen Eingangs- und einen Ausgangspuffer aufweist (vgl. QE4, Sp. 13, Z. 38-40: „buffer interface 1103a includes at least one transceiver 1875 (i.e. transmit and receive circuit) coupled to signal path 120a to transmit and receive data“, Sp. 13, Z. 63-64: „transceiver 1875 includes an output driver and a receiver“ und Fig. 18). Dabei ist es für den Fachmann aufgrund gleicher Anforderungen und zur Vereinfachung naheliegend, die Eingangspuffer einer Schaltung, hier eines Buffer Device 100a und einer Speichervorrichtung 101a-d, identisch zu designen. Damit sieht der Speichercontroller während einer Schreiboperation auf dem Signalpfad 120a jedoch nur die Last des einzelnen Puffers 1875, die der Last des Eingangspuffers einer einzelnen Speichervorrichtung entspricht, mithin eine einzelne Speichervorrichtungslast von dem Speichermodul, so dass das Merkmal 1.2.5.5^HA5 dem Fachmann durch die QE4 nahegelegt ist.

170 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 5 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

171 Zum Hilfsantrag 6

172 3.6.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2^HA2, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.

173 Das Merkmal 1.2.4.4^HA6 gibt an, dass die Modulsteuerung weiterhin dazu konfiguriert ist, die ersten Modulsteuersignale in Einklang mit einem CAS-Latenzparameter an die zweite Anzahl von Lastreduzierungsschaltungen auszugeben und das Timing der Datensignale entsprechend dem Lese- oder Schreibvorgang in der zweiten Anzahl von Lastreduzierungsschaltungen im Einklang mit dem CAS-Latenzparameter zu steuern.

174 Das Merkmal 1.2.4.4^HA6 ist nicht zulässig, da der NK3 nur zu entnehmen ist, dass der Modulcontroller 430 während der CAS-Latenz Freigabesteuersignale explizit an die Steuerlogikschaltung 502 jeder Lastreduzierungsschaltung und nicht allgemein an die Lastreduzierungsschaltungen liefert (vgl. NK3, Abs. [0062]: „During the latency, … to the control circuit 430 which produces controls sent to the control logic circuitry 502“, Abs. [0063]: „For a write operation, during the CAS latency, the control circuit 430, in one embodiment, provides enable control signals to the control logic circuitry 502 of each data transmission circuit 416“).

175 Darüber hinaus ist der ursprünglichen Anmeldung nicht zu entnehmen, dass die Modulsteuerung allgemein dazu konfiguriert ist, das Timing der Datensignale entsprechend dem Lese- oder Schreibvorgang in der zweiten Anzahl von Lastreduzierungsschaltungen im Einklang mit dem CAS-Latenzparameter zu steuern (zweites Teilmerkmal 1.2.4.4HA6), denn dem Absatz [0063] der ursprünglichen Anmeldung ist lediglich zu entnehmen, dass die Modulsteuerung 430 für einen Schreibvorgang während der CAS-Latenz Freigabesteuersignale an die Steuerlogikschaltung 502 jeder Datenübertragungsschaltung 416 liefert, wodurch die Steuerlogikschaltung 502 entweder Pfad A oder Pfad B auswählt, um die Daten zu leiten (vgl. NK3, Abs. [0063]: „For a write operation, during the CAS latency, the control circuit 430, in one embodiment, provides enable control signals to the control logic circuitry 502 of each data transmission circuit 416, whereby the control logic circuitry 502 selects either path A or path B to direct the data.“), also explizit die Pfade A und B gesteuert werden.

176 Der Anspruch 1 des Hilfsantrags 6 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

177 3.6.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 6 dem Fachmann aus der QE4 nahegelegt.

178 Wie zum Hilfsantrag 4 ausgeführt, offenbart die QE4 SPD-Konfigurationsinformationen in Form von Zeitinformationen oder Parameter für den Zugriff auf Speichergeräte (vgl. Sp. 10, Z. 3-7), die an die Lastreduzierungsschaltungen („Buffer 100a“) ausgegeben werden (vgl. Sp. 9, Z. 21-24) und die der Fachmann als CAS-Latenzparameter versteht. Da der Puffer 100a in Figur 18 eine SPD-Logik enthält (vgl. Figur 18 oben rechts), der Puffer die SPD-Konfigurationsinformationen während einer Initialisierungs- oder Kalibrierungssequenz liest und die richtigen Timing-Informationen für ein oder mehrere Speichergeräte ermittelt (vgl. Sp. 10, Z. 16-19: „During an initialization or calibration sequence, a master or a buffer may read SPD configuration information and determine the proper timing information for one or more memory devices“), ist für den Fachmann selbstverständlich, dass diese Zeitinformationen auch genutzt werden, um das Timing der Datensignale der Lese- oder Schreibvorgänge in den Lastreduzierungsschaltungen (100a) im Einklang mit dem CAS-Latenzparameter zu steuern (Merkmal 1.2.4.4HA6).

179 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 6 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

180 Zum Hilfsantrag 7

181 3.7.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.4^HA6, wie zum Hilfsantrag 6 ausgeführt, nicht ursprünglich offenbart.

182 Der Anspruch 1 des Hilfsantrags 7 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

183 3.7.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 7 dem Fachmann aus den zu den Hilfsanträgen 1, 5 und 6 genannten Gründen aus der QE4 nahegelegt.

184 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 7 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

185 Zum Hilfsantrag 8

186 3.8.1 Das Merkmal 1.2.4.1.2^HA2 ist, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.4^HA6, wie zum Hilfsantrag 6 ausgeführt, nicht ursprünglich offenbart.

187 Der Anspruch 1 des Hilfsantrags 8 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

188 3.8.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 8 dem Fachmann aus der NK11 nahegelegt.

189 Wie bereits zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK11 auch die Merkmale 1.3^HA1, 1.2.4.1^HA1 und 1.2.4.3^HA1.

190 Die NK11 offenbart überdies, dass die Steuereinheit („Control Unit ASIC“, 204, 1302) Eingangssteuersignale („AC“, „CS0“, „CS1“) empfängt, wobei die Eingangssteuersignale Chipauswahlsignale („CS0“, „CS1“), die zum Auswählen des spezifischen der mehreren Ränge dienen, umfassen (vgl. NK11, Abs. [0056]: „FIG. 13 illustrates a dual chip-select memory configuration“, sowie Figuren 2 und 13; Merkmal 1.2.4.1.1HA2). Die Steuereinheit („Control Unit ASIC“, 204, 1302) ist außerdem dazu konfiguriert, die Eingangssteuersignale („AC“, „CS0“, „CS1“), einschließlich der Chipauswahlsignale („CS0“, „CS1“), zu registrieren (gemäß Figur 13 erfasst die Steuereinheit die Signale „AC“, „CS0“ und „CS1“ und gibt die Steuersignale „ACA“, „CS0A“, „CS1A“, „ACB“, „CS0B“ und „CS1B“, die den erfassten Eingangssignalen „AC“, „CS0“ und „CS1“ entsprechen, aus) und registrierte Steuersignale („ACA“, „CS0A“, „CS1A“, „ACB“, „CS0B“, „CS1B“), einschließlich registrierter Chipauswahlsignale („CS0A“, „CS1A“, „CS0B“, „CS1B“), über registrierte Steuerleitungen (220) an die mehreren Speichergeräte (1310) zu übertragen, um den spezifischen der mehreren Ränge zur Durchführung des Lese- oder Schreibvorgangs zu aktivieren (vgl. Fig. 2, 13; die Reihe wird mittels der Chip-Auswahlsignale CS0A, CS1A, CS0B und CS1B ausgewählt; Merkmal 1.2.4.1.2HA2).

191 Zudem entnimmt der Fachmann der NK11, dass die ohmsche und/oder kapazitive Last auf dem Bus 110 nicht erhöht wird, da das Speichermodul 106 eine einzelne Last für den Bus 110 darstellt und nicht die Last der einzelnen daran gekoppelten Speichervorrichtungen (vgl. Abs. [0027]: „Moreover, the resistive and/or capacitive load on the bus 110 is not increased because the memory module 106 presents a single load to the bus 110, not the load of the individual memory devices coupled thereto“ und Figur 1). Da hier im Gegensatz zur Last der mehreren gekoppelten Speichervorrichtungen („load of the individual memory devices coupled thereto“) von einer einzelnen Last („single load“) gesprochen wird, versteht der Fachmann diese einzelne Last als einzelne Speichervorrichtungslast (Merkmal 1.2.5.5HA5).

192 Ergänzend wird darauf hingewiesen, dass es für den Fachmann, wie von den Klägerinnen 3 und 4 dargelegt, naheliegend ist, die in der Figur 4 der NK11 gezeigten taktflankengesteuerten D-Flipflops und Lesepuffer der bidirektionalen Signaltreiber 402 und 404 als Tristate-Puffer auszuführen, um eine Datenkollision auf dem Datenbus 230 zu verhindern (vgl. NK12, Fig. 4; ZP4, S. 636, ZP6, ab S. 487, Kap. „Three-state logic“). Auch dabei entspricht die Last eines Tristate-Puffers beim Schreiben der Last eines Eingangs-Tristate-Puffers einer einzelnen Speichervorrichtung.

193 Wie zum Hilfsantrag 3 ausgeführt, offenbart die Druckschrift NK 11 in der Figur 9 einen Parameter „Posted CAS_n“. Da „POST“ für „Power-On Self-Test“ steht, versteht der Fachmann den Parameter „Posted CAS_n“ so, dass das System beim Starten den CAS-Latenzwert einstellt (vgl. NK17, S. 1, zweiter und vierter Abs.). Dabei ist dem Fachmann aus seinem Fachwissen bekannt, dass die CAS-Latenz als ein Zeitintervall zwischen dem Spaltenzugriffsbefehl und dem Beginn der Datenrückgabe durch das DRAM definiert ist (vgl. ZP2, S. 428, Tabelle 11.1 und S. 430, Fig. 11.4). Zudem ist für den Fachmann für eine zuverlässige Datenübertragung selbstverständlich, dass der Control Unit ASIC der Figuren 2 und 13 diesen CAS-Latenzparameter berücksichtigt, seine Steuersignale gemäß diesem CAS-Latenzparameter an die Switch ASICs ausgibt und das Timing der Datensignale beim Lese- oder Schreibvorgang in den Switch ASICs gemäß diesem CAS-Latenzparameter steuert. Somit ergibt sich das Merkmal 1.2.4.4^HA6 für den Fachmann in naheliegender Weise aus seinem Fachwissen in Verbindung mit der NK11.

194 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 8 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

195 Zum Hilfsantrag 9

196 3.9.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies sind das Merkmal 1.2.4.1.2^HA2, wie zum Hilfsantrag 2 ausgeführt, und das Merkmal 1.2.4.4^HA6, wie zum Hilfsantrag 6 ausgeführt, nicht ursprünglich offenbart.

197 Der Anspruch 1 des Hilfsantrags 9 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

198 3.9.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 9 dem Fachmann aus der QE4 nahegelegt.

199 Dem Fachmann ist aus seinem Fachwissen bekannt, dass in Computersystemen mehrere Speichermodule verwendet werden. So offenbart die Figur 7.5 der Druckschrift ZP2 ein Speichersystem mit drei Speichermodulen („DIMM0“, „DIMM1“, „DIMM2“), wobei die Speichermodule über einen Bus („Bus“) mit einem Speichercontroller („Memory Controller“) verbunden sind (Merkmal 1.2.7HA9). Beim Lesen oder Schreiben wird jeweils ein Speichermodul angesprochen, wozu unter anderem Chip-Select-Signale des Speichercontrollers dienen (vgl. Figur 7.6 der ZP2). Chip-Select¹ spricht DIMM1 und Chip-Select² spricht DIMM2 an (Merkmal 1.2.7.1HA9).

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200 Dabei liegt es für einen Fachmann nahe, die lastreduzierenden Schaltungen (Buffer 100a bis 100d in Figur 5 der QE4) auf dem Modul zu deaktivieren, wenn die Daten in ein anderes Modul geschrieben werden (Merkmal 1.2.7.2HA9).

201 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 9 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

202 Zum Hilfsantrag 10

203 3.10.1 Das Merkmal 1.2.4.4^HA6 ist, wie zum Hilfsantrag 6 ausgeführt, nicht ursprünglich offenbart.

204 Der Anspruch 1 des Hilfsantrags 10 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

205 3.10.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 10, wie zum Hilfsantrag 8 ausgeführt, dem Fachmann aus der NK11 nahegelegt.

206 Der Anspruch 1 des Hilfsantrags 10 entspricht dem Anspruch 1 des Hilfsantrags 8 unter Streichung der Merkmale 1.2.4.1.1^HA2 und 1.2.4.1.2^HA2.

207 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 10 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

208 Zum Hilfsantrag 11

209 3.11.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2^HA2, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.

210 Auch die Merkmale 1.2.5.4.3.1^HA11, 1.2.5.4.3.2^HA11, 1.2.5.4.4^HA11, 1.2.5.6.1^HA11, und 1.2.5.6.2^HA11 sind nicht ursprünglich offenbart.

211 Der NK3 ist lediglich zu entnehmen, dass die Operationen des Multiplexers (508) und des Lesepuffers (509) auf zwei Tristate-Puffer aufgeteilt werden können, einer zum Freigeben des Werts von Y1 an die Datenleitung (518) und ein anderer zum Freigeben des Werts von Y2 an die Datenleitung (518) (vgl. NK3, Abs. [0064]: „In yet another embodiment, the multiplexer 508 and the read buffer 509 operations may be split over two tristate buffers, one to enable the value from Y1 to the data line 518 and another to enable the value from Y2 to the data line 518.“). Somit ist der NK3 zum einen kein beliebiger erster Puffer (508), sondern nur ein Tristate-Puffer oder ein Multiplexer zu entnehmen (Merkmale 1.2.5.4.3.1HA11, 1.2.5.4.4HA11). Zum anderen weist der Lesedatenpfad einen Multiplexer oder zwei Tristate-Puffer auf, um einen Wert von „Y1“ oder von „Y2“ zu lesen (vgl. NK3, Abs. [0064]: „… one to enable the value from Y1 to the data line 518 and another to enable the value from Y2 to the data line 518.“). Somit wird der erfindungsgemäße Erfolg des Lesens aus dem Pfad „A“ oder Pfad „B“ nur durch den Multiplexer oder eine entsprechende Anordnung zweier Tristate-Puffer, um einen Wert von „Y1“ oder von „Y2“ zu lesen, erreicht. Bei dem Merkmal 1.2.5.6.1^HA11 handelt es sich somit um eine unzulässige Zwischenverallgemeinerung.

212 Ferner weist der Schreibdatenpfad einen weiteren notwendigen Tristate-Puffer 506 auf, ohne den der erfindungsgemäße Erfolg des Schreibens in den Pfad „A“ oder in den Pfad „B“ nicht erreicht wird (vgl. NK3, Abs. [0063] und Fig. 5) (Merkmal 1.2.5.4.3.2HA11). Somit sind nur die Merkmale, wonach ein erster Tristate-Puffer 504 in Pfad A aktiviert ist und ein zweiter Tristate-Puffer 506 in Pfad B deaktiviert ist zusammengenommen dem erfindungsgemäßen Erfolg der Pufferanordnung in Figur 5 förderlich (vgl. NK 3, Abs. [0063]; Merkmal 1.2.5.6.2HA11). Entsprechend steuert die Logikschaltung 502 nicht nur die Puffer 504 und 509, sondern notwendigerweise auch den Tristate-Puffer 506 (vgl. NK3, Abs. [0063]: „For a write operation, during the CAS latency, the control circuit 430, in one embodiment, provides enable control signals to the control logic circuitry 502 of each data transmission circuit 416, whereby the control logic circuitry 502 selects either path A or path B to direct the data. Accordingly, when the control logic circuitry 502 receives, for example, an "enable A" signal, a first tristate buffer 504 in path A is enabled and actively drives the data value on its output, while a second tristate buffer 506 in path B is disabled with its output in a high impedance condition.“) (Merkmal 1.2.5.4.4HA11).

213 Der Anspruch 1 des Hilfsantrags 11 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

214 3.11.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 11 dem Fachmann aus der QE4 nahegelegt.

215 So offenbart die QE4 auch, dass jede der Lastreduzierungsschaltungen (Buffer 100a; vgl. Fig. 5, 18) entsprechende Datenpfade und entsprechende Logik (vgl. Sp. 12, Z. 56: „request and address logic circuit 1840“, vgl. Fig. 18) umfasst, die die Datenpfade als Reaktion auf die Steuersignale des ersten Moduls steuert (Merkmal 1.2.5.4HA11), wobei die jeweiligen Datenpfade jeweilige Lesedatenpfade und jeweilige Schreibdatenpfade (vgl. Fig. 18: „RXD“, „TXD“) umfassen (Merkmal 1.2.5.4.3HA11). Die jeweiligen Lesedatenpfade umfassen erste Puffer (Lesepuffer im Transceiver 1894; vgl. Fig. 18) und zweite Puffer (Lesepuffer im Transceiver 1875; vgl. Fig. 18) (Merkmal 1.2.5.4.3.1HA11), die jeweiligen Schreibdatenpfade umfassen dritte Puffer (Schreibpuffer im Transceiver 1875; vgl. Fig. 18) und vierte Puffer (Schreibpuffer im Transceiver 1894; vgl. Fig. 18) (Merkmal 1.2.5.4.3.2HA11), wobei die jeweilige Logik („request and address logic circuit 1840“) so konfigurierbar ist, dass sie mindestens die zweiten Puffer (Lesepuffer im Transceiver 1875) und die vierten Puffer (Schreibpuffer im Transceiver 1894) steuert. Dabei ist für den Fachmann gemäß seinem Fachwissen selbstverständlich, dass die mindestens zweiten Puffer (Lesepuffer im Transceiver 1875) und vierten Puffer (Schreibpuffer im Transceiver 1894) Tristate-Puffer sind (Merkmal 1.2.5.4.4HA11), denn gemäß ZP4, S. 636 muss der Fachmann für den bidirektionalen Datenbus bidirektionale Puffer verwenden, die aus jeweils zwei antiparallel geschalteten Verstärkern mit Tristate-Ausgang bestehen. Die jeweiligen Lastreduzierungsschaltkreise (Buffer 100a) sind weiterhin konfigurierbar (Merkmal 1.2.5.6HA11), um für den Fall, dass es sich bei der Lese- oder Schreiboperation um eine Leseoperation handelt, über die ersten Puffer (Lesepuffer im Transceiver 1894) ein erstes Datensignal für den Lesevorgang von der mindestens einen jeweiligen Speichervorrichtung („Memory Device 101a-101d“; vgl. Fig. 10) in dem spezifischen der mehreren Ränge zu empfangen, und ein zweites Datensignal für den Lesevorgang über die zweiten Puffer (Lesepuffer im Transceiver 1875) an den Speichercontroller zu treiben (Merkmal 1.2.5.6.1HA11), und für den Fall, dass es sich bei der Lese- oder Schreiboperation um eine Schreiboperation handelt, ein drittes Datensignal für den Schreibvorgang vom Speichercontroller über die dritten Puffer (Schreibpuffer im Transceiver 1875) zu empfangen und ein viertes Datensignal über die vierten Puffer (Schreibpuffer im Transceiver 1894) an die mindestens eine jeweilige Speichervorrichtung („Memory Device 101a-101d“) in der spezifischen der mehreren Ränge (Merkmal 1.2.5.6.2HA11) zu treiben.

216 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 11 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

217 Zum Hilfsantrag 12

218 3.12.1 Das Merkmal 1.2.6^HA1 ist, wie zum Hilfsantrag 1 ausgeführt, nicht ursprünglich offenbart. Überdies ist das Merkmal 1.2.4.1.2^HA2, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart. Ferner sind die die Merkmale 1.2.5.4.4^HA11, 1.2.5.6.1^HA11, und 1.2.5.6.2^HA11, wie zum Hilfsantrag 11 ausgeführt, nicht ursprünglich offenbart.

219 Da die in den Merkmalen 1.2.5.4.3.1^HA12 und 1.2.5.4.3.2^HA12 des Anspruchs 1 nach Hilfsantrag 12 genannten Puffer den in den Merkmalen 1.2.5.4.3.1^HA11 und 1.2.5.4.3.2^HA11 des Anspruchs 1 nach Hilfsantrag 11 aufgeführten Puffer entsprechen, sind auch die Merkmale 1.2.5.4.3.1^HA12 und 1.2.5.4.3.2^HA12 nicht ursprünglich offenbart.

220 Der Anspruch 1 des Hilfsantrags 12 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

221 3.12.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 gemäß Hilfsantrag 12 dem Fachmann aus der QE4 nahegelegt.

222 Die Druckschrift QE4 weist in der Figur 18 einen Multiplexer 1830 auf (vgl. QE4, Sp. 12, Z. 55-56 und Fig. 18). Da der Druckschrift QE4 keine detaillierten Angaben zu entnehmen sind, wie der Multiplexer im Detail designt ist, wird der Fachmann diesen Multiplexer mit Tristate-Buffern ausführen, die in Datenbussystemen selbstverständlich eingesetzt werden (vgl. ZP4, S. 636) und, wenn deaktiviert, den Ausgang effektiv trennen (vgl. ZP6, S. 488, linke Spalte, erster Absatz). Dadurch weist der Multiplexer 1830 unter anderem einen zweiten Tristate-Puffer im Lesedatenpfad und einen dritten Tristate-Puffer im Schreibdatenpfad auf. Wie bereits zum Hilfsantrag 11 ausgeführt, ist es für den Fachmann selbstverständlich, dass die Puffer im Transceiver 1894 Tristate-Puffer sind.

223 Da der Fachmann den Multiplexer 1830 und den Transceiver 1894 der QE4 somit selbstverständlich mit Tristate-Puffern ausführt, umfasst jede der Lastreduzierungsschaltungen (Buffer 100a; vgl. Fig. 5, 18) entsprechende Datenpfade und entsprechende Logik (vgl. Sp. 12, Z. 56: „request and address logic circuit 1840“, vgl. Fig. 18), die die Datenpfade als Reaktion auf die Steuersignale des ersten Moduls steuert (Merkmal 1.2.5.4HA11), wobei die jeweiligen Datenpfade jeweilige Lesedatenpfade („RXD“) und jeweilige Schreibdatenpfade („TXD“, vgl. Fig. 18) umfassen (Merkmal 1.2.5.4.3HA11), wobei jeder der jeweiligen Lesedatenpfade einen ersten Puffer (Lesepuffer im Transceiver 1894; vgl. Fig. 18), einen zweiten Puffer (Tristate-Puffer im Multiplexer) und einen ersten Signalpfad zwischen dem ersten Puffer (Lesepuffer im Transceiver 1894) und dem zweiten Puffer (Tristate-Puffer im Multiplexer) umfasst (Merkmal 1.2.5.4.3.1HA12), jeder der jeweiligen Schreibdatenpfade einen dritten Puffer (Tristate-Puffer im Multiplexer), einen vierten Puffer (Schreibpuffer im Transceiver 1894) und einen zweiten Signalpfad zwischen dem dritten Puffer (Tristate-Puffer im Multiplexer) und dem vierten Puffer (Schreibpuffer im Transceiver 1894) umfasst (Merkmal 1.2.5.4.3.2HA12), wobei sich der erste Signalpfad und der zweite Signalpfad nicht kreuzen (Merkmal 1.2.5.4.3.3HA12); wobei die jeweilige Logik („request and address logic circuit 1840“) so konfigurierbar ist, dass sie mindestens die zweiten Puffer (Tristate-Puffer im Multiplexer) und die vierten Puffer (Schreibpuffer im Transceiver 1894) steuert, wobei mindestens die zweiten Puffer (Tristate-Puffer im Multiplexer) und die vierten Puffer (Schreibpuffer im Transceiver 1894) Tristate-Puffer sind (Merkmal 1.2.5.4.4HA11). Die jeweiligen Lastreduzierungsschaltkreise (Buffer 100a) sind weiterhin konfigurierbar (Merkmal 1.2.5.6HA11), um für den Fall, dass es sich bei der Lese- oder Schreiboperation um eine Leseoperation handelt, über die ersten Puffer (Lesepuffer im Transceiver 1894) ein erstes Datensignal für den Lesevorgang von der mindestens einen jeweiligen Speichervorrichtung („Memory Device 101a-101d“; vgl. Fig. 10) in dem spezifischen der mehreren Ränge zu empfangen, und ein zweites Datensignal für den Lesevorgang über die zweiten Puffer (Tristate-Puffer im Multiplexer) an den Speichercontroller zu treiben (Merkmal 1.2.5.6.1HA11), und für den Fall, dass es sich bei der Lese- oder Schreiboperation um eine Schreiboperation handelt, ein drittes Datensignal für den Schreibvorgang vom Speichercontroller über die dritten Puffer (Tristate-Puffer im Multiplexer) zu empfangen und ein viertes Datensignal über die vierten Puffer (Schreibpuffer im Transceiver 1894) an die mindestens eine jeweilige Speichervorrichtung („Memory Device 101a-101d“) in der spezifischen der mehreren Ränge (Merkmal 1.2.5.6.2HA11) zu treiben.

224 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 12 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

225 Zum Hilfsantrag 13

226 3.13.1 Das Merkmal 1.2.4.1.2^HA2 ist, wie zum Hilfsantrag 2 ausgeführt, nicht ursprünglich offenbart.

227 Der Anspruch 1 des Hilfsantrags 13 ist demnach unzulässig, da mit ihm das Streitpatent über den Umfang der ursprünglich eingereichten Anmeldung hinausgeht.

228 3.13.2 Darüber hinaus wird der Gegenstand des Anspruchs 1 nach Hilfsantrag 13, wie zum Hilfsantrag 8 ausgeführt, dem Fachmann aus der NK11 nahegelegt.

229 Der Anspruch 1 des Hilfsantrags 13 entspricht dem Anspruch 1 des Hilfsantrag 8 unter Streichung des Merkmals 1.2.4.4^HA6.

230 Das Speichermodul des Anspruchs 1 nach Hilfsantrag 13 ist daher wegen fehlender erfinderischer Tätigkeit auch nicht patentfähig (Art. 56 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).

231 Zum Hilfsantrag 14

232 Der Anspruch 1 des Hilfsantrags 14 ergibt sich aus dem Anspruch 1 gemäß Hauptantrag, indem das Merkmal 1.2.5.5^HA5 ohne die Bezugszeichen (416, 416‘) aufgenommen wurde.

233 Wie zum Hilfsantrag 8 ausgeführt, ist das Merkmal 1.2.5.5^HA5 in der Druckschrift NK11 offenbart.

234 Damit offenbart Druckschrift NK11 einen Gegenstand mit allen Merkmalen des Anspruchs 1 nach Hilfsantrag 14, so dass dieser mangels Neuheit nicht patentfähig ist (Art. 54 EPÜ i. V. m. Art. 52 Abs. 1 EPÜ).