112 a bit cell (102, 202) coupled to a first bit line (108, 208), a second bit line (110, 210),

113 and a wordline (106, 206) that is responsive to a wordline driver (138, 238);

114 a sense amplifier (116, 216) coupled to the first bit line (108, 208) and to the second bit line (110, 210);

115 ’. a timing circuit (232) configured to generate a first signal (101, 201) and a second signal (103, 203) in response to an input signal (231),

116 1.4.1. wherein the input signal (231) is a clock signal;

117 1.4.2. and wherein the first signal is activated prior to the second signal

118 a loop circuit (114, 214) configured to provide a sense amplifier enable signal (105, 205) to the sense amplifier (116, 216) in response to receiving the first signal (101, 201);

119 and a wordline enable circuit (112, 212) configured to provide a wordline enable signal (113, 213) to the wordline driver (138, 238) in response to receiving the second signal (103, 203),

120 wherein the loop circuit (114, 214) is operative to receive the first signal (101, 201) before the wordline enable circuit (112, 212) receives the second signal (103, 203),

121 1.7.1. whereby the first signal initiates the operation of the loop circuit (114, 214) before the second signal initiates the generation of the wordline enable signal,

122 1.7.2. wherein the loop circuit (114, 214) is programmable to adjust a delay of the sense amplifier enable signal (105, 205),

123 1.7.3. whereby the sense amplifier enable signal experiences an increased delay responding to the first signal as the supply voltage of a logic circuit portion of the loop circuit decreases in low power applications.

130 and wherein the wordline driver 238 and the bit cell (202) exist in a memory voltage domain (264), while other components of the system (200) exist in a logic voltage domain (260).

134 and wherein the loop circuit (114, 214) is further configured to provide a disable signal (245) to the wordline enable circuit to disable the wordline enable signal.

145 a bit cell (102, 202) coupled to a first bit line (108, 208), a second bit line (110, 210),

146 and a wordline (106, 206) that is responsive to a wordline driver (138, 238);

147 a sense amplifier (116, 216) coupled to the first bit line (108, 208) and to the second bit line (110, 210);

148 ’ a timing circuit (232) configured to generate a first signal (101, 201) and a second signal (103, 203) in response to an input signal (231),

149 1.4.1. wherein the input signal (231) is a clock signal;

150 1.4.2. and wherein the first signal is activated prior to the second signal

151 a loop circuit (114, 214) configured to provide a sense amplifier enable signal (105, 205) to the sense amplifier (116, 216) in response to receiving the first signal (101, 201 );

152 and a wordline enable circuit (112, 212) configured to provide a wordline enable signal (113, 213) to the wordline driver (138, 238) in response to receiving the second signal (103, 203),

153 wherein the loop circuit (114, 214) is operative to receive the first signal (101, 201) before the wordline enable circuit (112, 212) receives the second signal (103, 203),

154 1.7.1.’ whereby the first signal initiates the operation of the loop circuit (114, 214) before the second signal initiates the generation of the wordline enable signal, in order to give the sense amplifier additional time to adjust for a lower operating voltage,

155 1.7.2.’ wherein the loop circuit (114, 214) is programmable to maintain a substantially constant delay between activation of a wordline signal by the wordline driver (138, 238) and activation of the sense amplifier enable signal (105, 205),

156 1.7.3.’ and wherein the substantially constant delay is substantially independent of a supply voltage of a logic domain,

157 and wherein the loop circuit (114, 214) is further configured to provide a disable signal (245) to the wordline enable circuit to disable the wordline enable signal,

158 wherein the wordline driver 238 and the bit cell (202) exist in a memory voltage domain (264), while other components of the system (200) exist in a logic voltage domain (260).

171 Das Streitpatent bezieht sich auf den Betrieb einer Speichervorrichtung (vgl. Abs. [0001] der Streitpatentschrift K1).

172 Gemäß der Beschreibung des Streitpatents haben Technologiefortschritte zu immer kleineren und leistungsfähigeren Computern geführt. Dies hat beispielsweise zu einer Reihe von tragbaren, nicht leitungsgebundenen Computern geführt, wie Mobiltelefonen, PDAs und Pager, die klein und leicht sind, so dass sie von Benutzern leicht mitgenommen werden können. Mobiltelefone können Telefonie und Datenpakete über drahtlose Netzwerke übertragen. Außerdem enthalten viele Mobiltelefone andere Funktionen. Zum Beispiel können Mobiltelefone auch eine digitale Photo- oder Videokamera, einen digitalen Rekorder oder ein Wiedergabegerät für Audioaufzeichnungen enthalten. Auch können solche Mobiltelefone Programmanweisungen ausführen, einschließlich Softwareanwendungen wie einen Web-Browser, der benutzt werden kann, um Zugang zum Internet zu erlangen. Diese Mobiltelefone können somit umfangreiche Rechenfähigkeiten aufweisen.

173 Eine Verringerung des Stromverbrauchs der tragbaren Rechner ermöglicht eine längere Betriebszeit zwischen dem Wiederaufladen oder Tausch ihrer Batterien. Eine Verringerung der Betriebsspannung der elektronischen Bauteile resultiert üblicherweise in einem geringeren Stromverbrauch, jedoch arbeiten einige der elektronischen Bauteile bei einer geringeren Versorgungsspannung mit einer geringeren Geschwindigkeit.

174 Diese geringere Geschwindigkeit kann einen Einfluss auf die Funktionsfähigkeit bestimmter Schaltkreise in dem elektronischen Gerät haben. Beispielsweise lesen manche Speicherbausteine wie SRAMs (static random access memory) die in ihren Speicherzellen gespeicherten Datenwerte, indem ein Paar von Bitleitungen, das mit einer Speicherzelle verbunden ist, voraufgeladen wird, und dann eine der Bitleitungen abhängig vom gespeicherten Datenwert entladen wird. Ein meist als Leseverstärker bezeichneter Abfühlverstärker, der mit den Bitleitungen verbunden ist, vergleicht die Spannungen auf den Bitleitungen und erzeugt eine Ausgabe, die den Datenwert in der Speicherzelle anzeigt. Der Abfühlverstärker wird zwischen zwei gegenläufigen Erfordernissen betrieben. Zum einen muss er lange genug warten, damit die Spannung zwischen den beiden Bitleitungen groß genug ist, um für den Datenwert ein zuverlässiges Ergebnis zu erhalten. Zum anderen muss aber jede unnötige Verzögerung vermieden werden, um nicht unnötig Strom zu verbrauchen. Eine Stromersparnis, die durch eine Absenkung der Versorgungsspannung erreicht wird, kann zumindest teilweise wieder zunichte gemacht werden, wenn auf Grund einer verzögerten Wartezeit die Spannung zwischen den Bitleitungen unnötig ansteigt (vgl. Abs. [0002] bis [0004] der Streitpatentschrift K1).

175 Die Funktionsweise eines SRAMs (Static Random Access Memory) auf die sich die Erfindung bezieht, wird im Folgenden genauer dargestellt.

176 Ein SRAM ist ein flüchtiger Speicher, der im Standby-Betrieb, also dann, wenn weder ein Wert ausgelesen noch ein Wert eingespeichert wird, extrem wenig Strom verbraucht.

177 Deshalb wird er oftmals mit einer Pufferbatterie oder auch nur einem Kondensator als Stromquelle wie ein nicht flüchtiger Speicher eingesetzt, der auf Grund der Speicherbatterie oder des Speicherkondensators über Jahre hinweg den in ihm gespeicherten Wert behalten kann. SRAMs sind auch sehr schnell, weswegen sie in Cachespeichern, bei denen es auf ein schnelles Auslesen und Schreiben von Daten ankommt, eingesetzt werden. Ihr Nachteil besteht in dem für einen flüchtigen Speicher relativ aufwendigen Aufbau, der dazu führt, dass eine Speicherzelle eine relativ große Fläche auf dem Chip einnimmt.

178 SRAMs besitzen mehrere Transistoren pro Speicherzelle und sind unterschiedlich aufgebaut. Die häufigste verwendete Zelle ist die sogenannte 6T-Zelle, die ihrem Namen entsprechend sechs Transistoren enthält und so wie in der der Internetenzyklopädie Wikipedia entnommenen Figur gezeigt aufgebaut ist. Die Speicherung des Bits erfolgt mittels einer Flipflopschaltung, die aus den Transistoren M¹ bis M⁴ besteht. Die Ausgänge

und

des Flipflops werden über zwei weitere von der Wortleitung WL gesteuerte Transistoren M⁵ bzw. M⁶ auf die beiden Bitleitungen

bzw.

geschaltet. Ein typischer Lesevorgang läuft folgendermaßen ab: Zunächst werden die beiden Bitleitungen auf etwa die Hälfte der Betriebsspannung V^dd aufgeladen. Dann werden die Transistoren M⁵ und M⁶ über die Wortleitung WL durchgeschaltet. Ist eine 1 in der Zelle gespeichert, so wird die Bitleitung

über die Transistoren M⁴ und M⁶ auf die Spannung V^dd aufgeladen, während gleichzeitig, die inverse Bitleitung

über die Transistoren M¹ und M⁵ auf 0V entladen wird. Die Transistoren M² und M³ sind in diesem Fall gesperrt. Für den Fall einer gespeicherten 0 ergibt sich das symmetrisch Umgekehrte.

Die Aufladung bzw. Entladung der Bitleitungen erfolgt auf Grund der endlichen Leitwerte der Transistoren nicht instantan, sondern über einen bestimmten Zeitraum. Es bildet sich somit eine Spannung zwischen den beiden Bitleitungen aus, die von einem Abfühlverstärker, der zwischen die beiden Bitleitungen und geschaltet ist, verstärkt und in eine digitale 0 oder 1 an seinem Ausgang umgewandelt wird. Da die Spannung zwischen den beiden Bitleitungen sowohl bei einer 0 als auch bei einer 1 auftritt, nur mit unterschiedlichem Vorzeichen, kann eine zu kleine Spannung, wie sie zwischen den beiden Bitleitungen auftritt, wenn der Abfühlverstärker zu früh eingeschaltet wird, nicht fehlinterpretiert werden. Sie kann aber als ungültig, bzw. noch nicht lesbar, erkannt werden.

180 Eine Aufgabe gibt das Streitpatent nicht explizit an, doch besteht diese vor diesem Hintergrund objektiv darin, eine Speichervorrichtung und ein Verfahren zum Betrieb einer SRAM-Speichervorrichtung anzugeben, die es ermöglichen, die Speichervorrichtung innerhalb eines Bereichs von Betriebsspannungen mit einem möglichst optimal geringen Stromverbrauch zu betreiben (vgl. Sp. 2, Z. 5 und 6 der Streitpatentschrift K1).

181 Diese Aufgabe wird nach Angabe des Streitpatents durch die Gegenstände der erteilten selbständigen Ansprüche 1 und 15 und das Verfahren des erteilten nebengeordneten Anspruchs 9 gelöst sowie durch die Gegenstände und Verfahren der selbständigen Ansprüche der Hilfsanträge.

182 Die Erfindung des Streitpatents liegt in einer Weiterbildung einer Speichervorrichtung, wie sie beispielhaft in der folgenden Fig. 2 gezeigt wird. Die dort gezeigte Speichervorrichtung besteht aus einer Anzahl von Speicherzellen, in denen jeweils ein Bit eines Datums gespeichert wird, weshalb sie im Streitpatent als Bitzelle („bit cell“ 202) bezeichnet wird. Wie bei SRAMs üblich, sind die Speicherzellen mit zwei (zueinander inversen) Bitleitungen (BL, BLB) und einer Wortleitung (WL) verbunden. Die Spannung auf der Wortleitung wird mittels eines Wortleitungstreibers („WL Driver“ 238) erzeugt (Merkmale 1.1 und 1.2).

183 Zwischen die beiden Bitleitungen ist ein Abfühlverstärker („sense amplifier“ 204) geschaltet (Merkmal 1.3). Die Vorrichtung weist zudem eine Zeitsteuerungsschaltung („timing circuit“ 232) auf, die zwei Signale (201, 203) generiert (Merkmal 1.4), eine Schleifenschaltung („loop circuit“ 214), die auf das erste (201) der beiden Signale der Zeitsteuerschaltung anspricht und ein Aktivierungssignal (205) an den Abfühlverstärker (204) ausgibt, und eine Wortleitungsaktivierungsschaltung („wordline enable circuit“ 212), die auf das zweite der beiden Signale (203) anspricht und ein Aktivierungssignal (213) an den Wortleitungstreiber (238) ausgibt.

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184 Die Schleifenschaltung (214) ist so betreibbar und wird in Fig. 2 auch so betrieben, dass sie das erste Signal (201) erhält, bevor die Wortleitungsaktivierungsschaltung (212) das zweite Signal (203) erhält.

185 Dem Wortlaut des Anspruchs 1 nach bedeutet dies, dass zumindest die Möglichkeit bestehen muss, dass das erste Signal (201) vor dem zweiten Signal (203) bei seinem jeweils vorbestimmten Empfänger ankommen kann (Merkmal 1.7). Dies ist zunächst entgegen dem Erwarteten, denn bei einem SRAM müssen, wie zuvor beschrieben, zunächst mit Hilfe der Wortleitung die Transistoren der Speicherzelle zu den beiden Bitleitungen durchgeschaltet werden, damit diese auf ihr jeweiliges Potential gebracht werden. Erst dann, wenn die Spannung zwischen den beiden Bitleitungen groß genug ist, wird der Abfühlverstärker zum Auslesen aktiviert.

186 Um letzteres zu ermöglichen, weist die Schleifenschaltung eine Verzögerung auf, die die Reihenfolge und den zeitlichen Ablauf der Signale an die Wortleitungsaktivierungsschaltung (212) und den Abfühlverstärker (204) herstellt und programmierbar ist, um diese Verzögerung an den Betrieb mit unterschiedlichen Versorgungsspannungen anzupassen (Merkmal 1.7). Als Beispiel für den programmierbaren Teil (244) der Verzögerung in der Schleifenschaltung (214) wird in Fig. 2 des Streitpatents ein Aufbau gezeigt, bei dem mit einer programmierbaren Anzahl von Stromquellen (discharge elements 248) eine Dummybitleitung (DBL) entladen wird (vgl. Abs. [0026], [0027]). Dies bedeutet auch, dass die Verzögerung nicht kontinuierlich eingestellt werden kann, sondern in Stufen, die dadurch entstehen, dass eine weitere Stromquelle (248) an- bzw. abgeschaltet wird.

187 Einen beispielhaften Ablauf der Signalfolge zeigt das Streitpatent in ihrer hier wiedergegebenen Fig. 3, die von der Patentinhaberin als entscheidender Punkt der Erfindung angesehen wird. Sie und die zugehörige Beschreibung zeigen, dass das erste Signal zum Zeitpunkt t2 an der Schleifenschaltung ankommt und in der Schleifenschaltung eine Verzögerung des Eingangssignals erfolgt, die aus zwei Bestandteilen besteht. Der erste Bestandteil (Supply voltage-dependent delay 306) ist der, der durch den Logikschaltungsanteil der Schleifenschaltung entsteht. Dieser ist abhängig von der Versorgungsspannung der Logikschaltung und bei einer geringeren Versorgungsspannung länger als bei einer hohen Versorgungsspannung (vgl. Abs. [0032] der Streitpatentschrift). Auf diesen Anteil hat der Benutzer der Schaltung keinen Einfluss.

188 Der zweite Anteil ist ein programmierbarer Anteil (Programmable delay 304), auf den der Benutzer der Schaltung somit durch die Programmierung einen Einfluss hat. Er wird so gewählt, dass die Gesamtverzögerung (Delay of SAEN

einen konstanten Wert hat, nämlich t4-t2. Dieser Wert ist strenggenommen keine Konstante, sondern u.a. vom Aufbau der Speicherzellen und von deren Versorgungsspannung abhängig.

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189 Würde das erste Signal die Schleifenschaltung (214) erst erreichen, wenn auch das zweite Signal die Wortleitungsaktivierungsschaltung (212) erreicht (siehe „Second Signal 203 in Fig. 3), so wäre zwar auch eine Anpassung des Zeitpunkts der Aktivierung des Abfühlverstärkers möglich, so sicher in den in Figur 3 gezeigten ersten beiden Fällen mit einer Versorgungsspannung Vdd_L1 und Vdd_L2, doch nicht mehr in Fällen, bei denen die Versorgungsspannung des Logikteils Vdd_L3 oder kleiner ist (vgl. Abs. [0032] der Streitpatentschrift K1). Das frühere Ankommen des ersten Signals bereits zum Zeitpunkt t2 vor dem Ankommen des zweiten Signals ermöglicht es somit, dass die Gesamtverzögerung auch für sehr niedrige Versorgungsspannungswerte des Logikteils noch an die durch den Speicherteil und dessen Versorgungsspannung vorgegebene Verzögerung angepasst werden kann (siehe den Fall Vdd_L3 312 in Fig. 3). Es wird somit der Spannungsbereich, in dem der Zeitpunkt der Aktivierung des Abfühlverstärkers angepasst werden kann, durch das frühere Ankommen des ersten Signals an der Schleifenschaltung gegenüber einem gleichzeitigen Ankommen beider Signale erweitert. Diese Erweiterung wird durch eine Verringerung der Lesegeschwindigkeit bei hohen Spannungen, für die eine Anpassung auch bei gleichzeitigem Ankommen beider Signale möglich gewesen wäre, erkauft.

190 Allerdings gibt Anspruch 1 gemäß seinem Wortlaut nicht an, dass das erste Signal die Schleifenschaltung tatsächlich erreicht, bevor das zweite Signal die Wortleitungsaktivierungsschaltung erreicht, denn die Zeitsteuerschaltung („timing circuit“) wird lediglich durch ihren Namen und das Merkmal, dass sie dazu ausgelegt ist, ein erstes und ein zweites Signal zu erzeugen, charakterisiert (Merkmal 1.4). Dies beinhaltet nicht, dass das erste Signal vor dem zweiten Signal erzeugt wird, sondern beinhaltet letztendlich nur, dass zwei Signale erzeugt werden, die im zeitlichen Zusammenhang miteinander stehen, also zeitlich nicht unabhängig sind.

191 Auch wird im Merkmal 1.7 nicht beansprucht, dass das erste Signal die Schleifenschaltung erreicht, bevor das zweite Signal die Wortleitungsaktivierungsschaltung erreicht. Sondern es wird lediglich beansprucht, dass die Schleifenschaltung in der Lage ist („is operative“), mit dieser Situation umzugehen.

192 Der hier zuständige Fachmann ist als berufserfahrener Ingenieur der Elektrotechnik oder hardwareorientierter Informatiker mit Fachhochschul- oder Hochschulabschluss und guten Kenntnissen auf dem Gebiet der Konstruktion und Funktionsweise von Halbleiterspeichern zur Informationsspeicherung zu definieren, der mit der Entwicklung von SRAM-Speichervorrichtungen betraut ist.

5. Die Gegenstände der Ansprüche 1 aller Anträge sind gegenüber der von Druckschrift K6 (B.S. Amratur und M.A. Horowitz) vermittelten Lehre nicht neu. Damit kann dahingestellt bleiben, ob die mit den Ansprüchen der Hilfsanträge beanspruchten Gegenstände und Verfahren ursprünglich offenbart sind. Da die Beklagte die Anspruchssätze als geschlossene Anspruchssätze beansprucht, kann ebenso dahingestellt bleiben, ob die Gegenstände und Verfahren der weiteren Ansprüche ebenfalls von den im Verfahren befindlichen Druckschriften neuheitsschädlich vorweggenommen werden, auch wenn dies für das Verfahren des jeweils nebengeordneten Verfahrensanspruchs auf Grund der an ein Verfahren im Wortlaut angepassten ansonsten aber gleichen Merkmale ohne weiteres ersichtlich ist. Auch ist es unerheblich, dass auch Druckschrift K5, auf die in der mündlichen Verhandlung nicht mehr näher eingegangen wurde, die mit den Ansprüchen 1 aller Anträge beanspruchten Gegenstände neuheitsschädlich vorwegnimmt. Die Druckschrift K6 offenbart eine Speicherschaltung für einen SRAM, bei der der zeitliche Verlauf der Signale an unterschiedliche Betriebsbedingungen angepasst wird. Dazu werden, wie auch im Streitpatent in der Fig. 2 gezeigt, ebenfalls Dummyspeicherzellen mit Dummybitleitungen und Dummywortleitungen eingesetzt (vgl. das Abstract: „With the migration toward low supply voltages in low-power SRAM designs, threshold and supply voltage fluctuations will begin to have larger impacts on the speed and power specifications of SRAM’s. We present techniques based on replica circuits which minimize the effect of operating conditions’ variability on the speed and power. Replica memory cells and bitlines are used to create a reference signal whose delay tracks that of the bitlines. This signal is used to generate the sense clock with minimal slack time and control wordline pulsewidths to limit bitline swings.“). Dabei offenbart der Artikel eine Ausführungsform, die auch programmierbar ist. Diese ist die mit „current-ratio-based replica structure“ bezeichnete Ausführungsform, die im Abschnitt IV. erklärt und deren Gesamtaufbau in der hier wiedergegebenen Fig. 10 gezeigt wird. Auffallend an dieser Ausführungsform ist, dass sie in allen wesentlichen Punkten gleich zur in Fig. 2 des Streitpatents offenbarten Ausführungsform der Erfindung ist.

194 Als Signaleingang für die Zeitsignale wird ein NOR-Glied verwendet, das eines seiner Signale von einem NAND-Glied erhält, das als Ausgang eines Blockdecoders wirkt. Dieser Blockdecoder ist üblicherweise selbst getaktet, so dass an seinem Ausgang ein Taktsignal zur Verfügung steht. Druckschrift K6 gibt aber an, dass an Stelle des Blockdecoders auch ein Taktsignal zur Ansteuerung verwendet werden kann (vgl. S. 1208, rechte Sp., 2. Abs.: „Fundamentally, the clock path needs to match the data path to ensure fast and low-power operation. The data path starts from the local block select and/or global wordline, and goes through the wordline driver, memory cell, and bitline to the input of the sense amps. The clock path often starts from the local block select or some clock phase, and goes through a buffer chain to generate the sense clock.“).

195 Nach dem NOR-Glied geht das Signal zu einer Verzweigung, wo zwei Signale entstehen, ein erstes, das in der Fig. 10 rechts abzweigt und unverzögert bleibt und ein zweites, das durch zwei Inverter (B1, B2) verzögert wird. Diese Abzweigung mit den zwei Invertern (B1, B2) und das NOR-Glied vor der Abzweigung stellen eine Zeitsteuerungsschaltung dar, die ein erstes und ein zweites Signal generiert, wobei das erste Signal vor dem zweiten Signal aktiviert wird. Das Streitpatent K1 zeigt in Fig. 2 als Zeitsteuerungsschaltung (232) eine aus 4 Invertern bestehende Schaltung, bei der nach zwei Invertern das erste Signal abgezweigt wird, während genau wie in Druckschrift K6 das zweite Signal durch zwei weitere Inverter verzögert wird. Die Funktionsweise der Zeitsteuerungsschaltung in Druckschrift K6 ist somit identisch zum Ausführungsbeispiel des Streitpatents.

196 Das zweite Signal läuft in Druckschrift K6 zu einer mit „B3 B4“ und als „Wordline driver“, also Wortleitungstreiber, bezeichneten Schaltung. Ein Beispiel, wie diese Schaltung ausgebildet sein kann, zeigt die im Folgenden wiedergegebene Fig. 9. Diese Figur zeigt eine aus drei Bestandteilen bestehende Schaltung. Einem linken Teil, der aus fünf Transistoren besteht, einem mittleren Teil, der aus drei Transistoren und einem Inverter besteht und einem rechten Teil, der mit „Replica column“ bezeichnet ist und nicht zur Schaltung „B3 B4“ gehört (siehe hierzu Fig. 10).

	Der linke Teil der Schaltung stellt ein NAND-Glied dar, das als Eingang das zweite Signal (bs) und ein weiteres Signal (gwl) hat. Bei diesem Teil handelt es sich somit um eine Wortleitungsaktivierungs-schaltung, die durch das zweite Signal (bs) aktiviert wird, sofern die Schaltung durch das Signal (gwl), das von außen, vom Adressdecoder stammt (siehe Fig. 20), ausgewählt ist. Das NAND-Gatter, das in Fig. 6 mit „B3“ bezeichnet wird, ist durch einen weiteren Transistor (rechter oberer Transistor) erweitert, auf dessen Sinn später eingegangen wird. Das Streitpatent macht keine Angaben, wie die Wortleitungsaktivierungsschaltung ausgebildet ist.
Der mittlere Teil der Schaltung ist ein invertierender Treiber (obere zwei Transistoren) und treibt die Wortleitung (wl). Bei ihm handelt es sich demnach um den Wortleitungstreiber. Auch der Inverter, der in Fig. 6 mit „B4“ bezeichnet wird, ist erweitert, nämlich durch einen weiteren Transistor, der auf einen Inverter (F1) anspricht. Auf den Sinn dieser Erweiterung wird ebenfalls erst später eingegangen. Das Streitpatent macht ebenfalls keine Angaben, wie der Wortleitungstreiber ausgebildet ist.

198 Das erste, unverzögerte Signal läuft in Fig. 10 der Druckschrift 6 zur Schleifenschaltung, und dort über einen immer ausgewählten - das Auswahlsignal (gwl) ist fest mit der Versorgungsspannung verbunden - Wortleitungstreiber zur Replica-Wortleitung, die eine Verzögerungsschaltung aktiviert, welche in der hier wiedergegebenen Fig. 8 dargestellt ist.

199 Zur Verzögerung wird eine Dummy-Bitleitung („Replica Bitline“) entladen, an die auch Dummyspeicherzellen („dummy cell“) angeschlossen sind. Da die Verhältnisse für diese Bitleitung die gleichen sind wie auch bei allen anderen Bitleitungen, kann mit dieser Bitleitung gemessen werden, wie sich die einzelnen Bauteile bei unterschiedlichen Bedingungen verhalten und welche Zeiten sich für die Entladung der Bitleitungen ergeben. Da der Abfühlverstärker nur einen Bruchteil der Betriebsspannung als Signal benötigt, wird auch nur ein Bruchteil der Entladung für eine Erkennung des Speicherinhaltes benötigt. Dieser Bruchteil muss für die „Replica Bitline“ (rbl) und die nachfolgende Logikschaltung eingestellt werden. Während dies im ersten Beispiel (capacitance ratioing) dadurch geschieht, dass die Replica Bitleitung gegenüber den anderen Bitleitungen verkürzt wird, so dass nur eine Teilbitleitung entladen werden muss (vgl. S. 1210, linke Sp.: „The replica delay stage is made up of a memory cell connected to a dummy bitline whose capacitance is set to be a fraction of the main bitline capacitance.“), geschieht dies im zweiten Beispiel mit einer kompletten Bitleitung, die aber mit Hilfe mehrerer als Stromquellen wirkender Dummyspeicherzellen entladen wird (siehe Fig. 8 i.V.m. S. 1213, linke Sp. 2. Abs.: „An extra row and column containing replica memory cells can be used to provide local resetting timing information for the wordline drivers. The extra row contains memory cells whose pMOS devices are eliminated to act as current sources, with currents equal to that of an accessed memory cell (Fig. 8). All of their outputs are tied together, and they simultaneously discharge the replica bitline. This enables a multiple of memory cell current to discharge the replica bitline. The current sources are activated by the replica wordline, which is turned on during each access of the block. The replica bitline is identical in structure to the main bitlines, with dummy memory cells providing the same amount of drain parasitic loading as the regular cells. By connecting current sources to the replica bitline, the replica bitline slew rate can be made to be n times that of the main bitline slew rate, achieving the same effect as bitline capacitance ratioing described earlier.”).

200 Wie viele dieser Stromquellen wirken, kann programmiert werden („programmable current sources”), so dass die Entladungszeit und damit auch die Verzögerungszeit programmiert werden können.

201 Diese Programmiermöglichkeit ist identisch zur Programmiermöglichkeit des Ausführungsbeispiels aus Fig. 2 des Streitpatents. Auch dort wird eine Dummybitline (DBL) mit Hilfe von Stromquellen entladen. Diese Stromquellen sind wie die Stromquellen in Fig. 8 der Druckschrift K6 ausgebildet, d.h. es gibt jeweils einen mit der Dummybitline (DBL im Streitpatent K1 bzw. Replica Bitline in der Druckschrift K6) verbundenen ersten Transistor (oben in Fig. 2 der Streitpatentschrift bzw. unten in Fig. 8 der Druckschrift K6), der von dem ersten Signal (direkt in Fig. 2 des Streitpatents bzw. von der durch das erste Signal getriebenen Replikawortleitung) angesteuert wird, und einen mit dem Erdpotential verbundenen, mit dem ersten Transistor in Reihe geschalteten zweiten Transistor (unten in Fig. 2 der Streitpatentschrift bzw. oben in Fig. 8 der Druckschrift K6), der zur Programmierung mit einer Leitung von außen angesteuert wird (siehe jeweils die nach unten führenden Leitungen).

202 Die Replikabitline ist zudem sowohl in der Druckschrift K6 als auch in Fig. 2 des Streitpatents mit einer Logikschaltung verbunden, die in Druckschrift K6 aus dem Verstärker (F1) und den nachfolgenden Invertern (S1, S2) gebildet wird und an ihrem Ausgang das Abfühlverstärkeraktivierungssignal ausgibt. Das Streitpatent offenbart nicht, wie die in ihm verwendete, ebenfalls als Eingang mit der Dummybitline (DBL) verbundene und an ihrem Ausgang das Leseverstärkeraktivierungssignal ausgebende Logikschaltung (Logic Circuit Portion 246) aufgebaut ist.

203 Druckschrift K6 beschreibt zwei Rückkopplungen der Schleifenschaltung auf den Signalverlauf. Die erste erfolgt aus der Logikschaltung nach dem Verstärker (F1) auf das am Eingang liegende NOR-Glied zurück und deaktiviert auf diesem Weg das Eingangssignal.

204 Die zweite Rückkopplung ist wiederum aus Fig. 9 ersichtlich. Sie verläuft von der Replicabitline über den Transistor (M) einer Dummyspeicherzelle zum Verstärker (F1) des Wortleitungstreibers und zum zusätzlichen Transistor der Wortleitungsaktivierungsschaltung. Ihr Sinn ist es, die Wortleitungsaktivierungsschaltung und den Wortleitungstreiber zu deaktivieren (vgl. S. 1213, rechte Sp.: „The local wordline drivers are skewed to speed up the rising transition, and they are reset by the replica bitline as shown in Fig. 9. The replica bitline signal is forwarded into the wordline driver through the dummy cell access transistor M. This occurs only in the activated row since the access transistor of the dummy cell is controlled by the row wordline wl, minimizing the impact of the extra loading of on the replica bitline.“).

205 Auch die in Fig. 2 des Streitpatents offenbarte Ausführungsform der Erfindung besitzt eine Rückkopplung (245), die von der Dummybitline (DBL) zur Wortleitungsaktivierungsschaltung (212) führt und diese deaktiviert.

207 eine Vorrichtung (siehe Fig. 8 bis 10), die Folgendes aufweist:

5.4.

232 Anspruch 1 des Hilfsantrags 2 und Anspruch 1 des Hilfsantrags 2a enthalten zusätzlich zu den Merkmalen des Anspruchs 1 des Hilfsantrags 1 bzw. des Anspruchs 1 des Hilfsantrags 1a das weitere Merkmal

1.8. and wherein the wordline driver 238 and the bit cell (202) exist in a memory voltage domain (264), while other components of the system (200) exist in a logic voltage domain (260), was somit beansprucht, dass der Wortleitungstreiber und die Bitzelle in einer Speicherspannungsdomäne existieren, während andere Komponenten des Systems in einer Logikspannungsdomäne existieren. Dieses Merkmal beansprucht nicht, dass die beiden Spannungen Speicherspannung und Logikspannung unterschiedlich sind, was dazu führt, dass eine abstrakte Abgrenzung in zwei Domänen gemacht wird. Eine solche abstrakte Abgrenzung ist selbstverständlich auch in der Schaltung aus Fig. 10 der Druckschrift K6 möglich, weshalb auch die Gegenstände der Ansprüche 1 der Hilfsanträge 2 und 2a mangels Neuheit (Art. 54 EPÜ) nicht patentfähig sind (Art. 52 Abs. 1 EPÜ).

Doch selbst wenn man annehmen würde, dass diese Formulierung auch beinhaltet, dass die beiden Spannungen unterschiedlich sind, so ergäbe sich kein patentfähiger Gegenstand, denn die Druckschriften K13 und K15 legen jeweils dieses Merkmal für den Fachmann bereits nahe. So beschreibt Druckschrift K13 in Zusammenhang mit den Fig. 1 und 2 in den Abs. [0018] und [0021], dass der Speicherteil bei einer anderen, nämlich höheren Spannung als der Logikspannungsteil betrieben wird, wobei die hier wiedergegebene Fig. 2 zeigt, dass die Bitzellen (Memory Array 24) und die Wortleitungstreiber zumindest auch bei der Speicherspannung (VM) betrieben werden, während andere Bestandteile so der Kontrollsignalgenerator (Control Signal Generator 28) und der Taktgenerator (Clock Gater 26) bei der Logikspannung (VL) betrieben werden. Generell werden die Logikschaltungsanteile bei der Logikspannung (VL) und die Speicherschaltungsanteile bei der Speicherspannung (VM) betrieben, wie Fig. 1 zeigt. Der Grund, warum eine Aufspaltung der Schaltung in zwei Spannungsdomänen mit unterschiedlichen Versorgungs-spannungen erfolgt, ist, dass mit einer Absenkung der Betriebsspannung eine geringere Leistung benötigt wird, was aber im Speicherteil nicht soweit möglich ist wie im Logikteil, da im Speicherteil die Zuverlässigkeit des Speichers nicht mehr gegeben ist, wenn die Betriebsspannung unter einen bestimmten Wert sinkt (vgl. Abs. [0005] und [0006]: „Power consumption in an integrated circuit is related to the supply voltage provided to the integrated circuit. For example, many digital logic circuits represent a binary one and a binary zero as the supply voltage and ground voltage, respectively (or vice versa). As digital logic evaluates during operation, signals frequently transition fully from one voltage to the other. Thus, the power consumed in an integrated circuit is dependent on the magnitude of the supply voltage relative to the ground voltage. Reducing the supply voltage generally leads to reduced power consumption. However, there are limits to the amount by which the supply voltage may be reduced. One limit to the reduction of supply voltage that is experienced in integrated circuits that integrate memories (such as SRAM) is related to the robustness of the memory. As supply voltage decreases below a certain voltage, the ability to reliably read and write the memory decreases. The reduced reliability may have several sources. …”).

235 Das Lehrbuch K15 offenbart ebenfalls eine Aufteilung eines SRAM-Chips in zwei Spannungsdomänen mit unterschiedlichen Versorgungsspannungen (siehe Fig. 6.7 auf S. 136 und Fig. 6.8 auf S. 137).

236 Die Aufteilung ist dabei in der hier wiedergegebenen Fig. 6.8 (b) ähnlich wie im Streitpatent durchgeführt. Die Speicherzellen (SRAM) und die Wortleitungstreiber (siehe die Inverter) befinden sich in einer Speicherspannungsdomäne, die mit einer Spannung V^DDSRAM betrieben wird, während sich die Logikschaltungsteile in einer Logikspannungsdomäne befinden, die mit V^DD betrieben wird.

237 Auch Druckschrift K15 gibt den Grund für die Aufteilung in zwei Domänen damit an, dass der Speicherteil bei einer zu geringen Spannung nicht mehr zuverlässig arbeitet (vgl. S. 134, Abschnitt 6.3: „As mentioned in the introduction, some circuits may limit operation at low V. Microprocessors and SOC ICs include numerous memories, usually implemented with six transistor SRAM cells. In future devices, it is expected that memory, and SRAM in particular, will dominate IC area [13]. Unfortunately, SRAM has diminishing read stability [14] as manufacturing processes are scaled down in size and transistor level variations increase [15]. Lower V profoundly reduces SRAM read stability, making it a primary limiting circuit when applying DVS.”).

238 Druckschrift K6 beschreibt bereits den Betrieb des Speichers bei unterschiedlichen Spannungen (vgl. das Abstract: „…Both the RAM’s were measured to operate over a wide range of supply voltages, with the latter dissipating 3.6 mW at 150 MHz at 1 V and 5.2 µW at 980 kHz at 0.4 V.), wobei der Betrieb bei einer niedrigeren Spannung zu einem geringeren Energieverbrauch führt. Den Energieverbrauch möglichst gering zu halten ist das Thema des Artikels (vgl. den Titel: „A Replica Technique for Wordline and Sense Control in Low-Power SRAM’s” und den ersten Abs. des Abschnitts „1. Introduction“: „LOW-POWER circuit designers have been continually pushing down supply voltages to minimize the energy consumption of chips for portable applications [1]–[3]. The same trend has also applied to low-power SRAM’s in the past few years [4]–[6].

While the supply voltages are scaling down at a rapid rate, to control subthreshold leakage, the threshold voltages have not scaled down as fast, which has resulted in a corresponding reduction of the gate overdrive for the transistors. …“).

240 Ausgehend von der Absicht des Fachmanns, möglichst wenig Energie zu verbrauchen, wird der Fachmann somit die Betriebsspannung der in der Druckschrift K6 offenbarten Schaltung immer weiter absenken. Wie er aus den Druckschriften K13 und K15 erfährt und letztendlich auch in Druckschrift K6 bereits offenbart, ist dies bei den Speicherzellen nur in einem sehr beschränkten Umfang möglich, da sie ansonsten ihre Zuverlässigkeit verlieren. Die Druckschriften K13 und K15 zeigen nun einen Weg auf, mit dem der Energieverbrauch der Schaltung weiter verringert werden kann, nämlich indem die Schaltung in zwei Domänen, eine Speicherspannungsdomäne und eine Logikspannungsdomäne aufgeteilt wird, wobei die Logikspannungsdomäne mit einer geringeren Spannung betrieben wird als die Speicherspannungsdomäne. Auf diese Weise kann die Spannung der Logikspannungsdomäne weiter abgesenkt werden, so dass zumindest in ihr nochmals weniger Energie verbraucht wird. Der Fachmann wird diese Lehre auch auf die Schaltung in Druckschrift K6 übertragen und sie auch dort in eine Logikspannungsdomäne und eine Speicherspannungsdomäne aufteilen und die Betriebsspannung der Logikspannungsdomäne weiter absenken als dies für die Bitzellen und damit die Speicherspannungsdomäne für einen zuverlässigen Betrieb möglich ist. So kommt er in naheliegender Weise zu einer Vorrichtung, bei der eine Aufteilung gemäß Merkmal 1.8 erfolgt und zusätzlich die Speicherspannungsdomäne bei einer anderen Spannung betrieben wird als die Logikspannungsdomäne.